JPS5893265A - キヤパシタの製造方法 - Google Patents
キヤパシタの製造方法Info
- Publication number
- JPS5893265A JPS5893265A JP19216681A JP19216681A JPS5893265A JP S5893265 A JPS5893265 A JP S5893265A JP 19216681 A JP19216681 A JP 19216681A JP 19216681 A JP19216681 A JP 19216681A JP S5893265 A JPS5893265 A JP S5893265A
- Authority
- JP
- Japan
- Prior art keywords
- film
- atmosphere
- layer
- melting point
- high melting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明に、キャパシタの製造方法の改良に関する。
発明の技術的背景とその問題点
一般に、キャパシタは綽亀体を１．極ではさんだ装造で
作られるが、半導体上に設けられるキャパシタのｆ１８
箪体としてｆ′１Ｓｉ０２ヤＳｉＮ等が用いられている
。５ｉ０２は比誘電率が４０と小さいため、キャパシタ
の容前を大きくするには、キャパシタのｔｉｌｌ積を太
きくしなけれＶＵ’、 ｆｔらす、高集積化にとって不
利である。したがって、キャパシタの防霜５体は、比誘
電率が大きい方が有利である。また、ＳｉＮり比誘霜、
率は大きいが、１ｌｉＬ極層と連続して酩知、体層を形
成することができないので、その工程が煩雑である。
作られるが、半導体上に設けられるキャパシタのｆ１８
箪体としてｆ′１Ｓｉ０２ヤＳｉＮ等が用いられている
。５ｉ０２は比誘電率が４０と小さいため、キャパシタ
の容前を大きくするには、キャパシタのｔｉｌｌ積を太
きくしなけれＶＵ’、 ｆｔらす、高集積化にとって不
利である。したがって、キャパシタの防霜５体は、比誘
電率が大きい方が有利である。また、ＳｉＮり比誘霜、
率は大きいが、１ｌｉＬ極層と連続して酩知、体層を形
成することができないので、その工程が煩雑である。
そこで、最近、キャパシタの誘１、体として、比＋ｈ電
電率大きな高融点金属硅化物を用いることが徒笑されて
いる。例えはＨｆＯ２で比電率は２０〜２２である。こ
のよりな訪霜体を用いて、連Ｖ・的にキャパシタを製造
する方法としては、２つのターゲットを有することので
睡るスパッタ装置において、一方に１１極材料のターゲ
ットな、他方に帥電体のターゲットを用いて、スバツタ
法により前者により第１の電極層を形成し、その彼後者
によりｖ３１ａ、体を形成シフ、杓ひ前者により第２の
゛眠極膚を形成する方法がある。しかしηから、この種
の方法にあっては、装置の価格が猷＜、またターゲット
も２つ必要とするので不紋済であり、ちらにその工程が
傾雑化する等の間鹿があった。
電率大きな高融点金属硅化物を用いることが徒笑されて
いる。例えはＨｆＯ２で比電率は２０〜２２である。こ
のよりな訪霜体を用いて、連Ｖ・的にキャパシタを製造
する方法としては、２つのターゲットを有することので
睡るスパッタ装置において、一方に１１極材料のターゲ
ットな、他方に帥電体のターゲットを用いて、スバツタ
法により前者により第１の電極層を形成し、その彼後者
によりｖ３１ａ、体を形成シフ、杓ひ前者により第２の
゛眠極膚を形成する方法がある。しかしηから、この種
の方法にあっては、装置の価格が猷＜、またターゲット
も２つ必要とするので不紋済であり、ちらにその工程が
傾雑化する等の間鹿があった。
発明の目的
本発明は上記事情を考Ｍし７てなをわたもので、その目
的とするところは、スパッタ法により１つのターゲット
を用いるのみで、此誘［４の大きな誘電体を弔するキャ
パシタを製造することができ、製造工程の簡略化および
製造コストの低減化をはかり得るキャパシタの１１途方
法を提供することにるる。
的とするところは、スパッタ法により１つのターゲット
を用いるのみで、此誘［４の大きな誘電体を弔するキャ
パシタを製造することができ、製造工程の簡略化および
製造コストの低減化をはかり得るキャパシタの１１途方
法を提供することにるる。
発明の概要
本発明は、高ネ虚金属或いに高融点金ＦＡ硅化物からな
るターゲットを非酸化性雰囲気中でスパッタして半導体
基板上に第１の電極層を形成したのち、上記ターゲット
をに化性雰囲気中でスパッタしてよ記舘１の一極層上に
上記島融点金栖或いは高ｌｉｔ！Ｉｔ点金−仲化物の酸
化物からｌる酩賢体層を形成し、しかるのち上記ターゲ
ットを非酸化性雰囲気中でスパッタして上配す電体瀬上
に第２の電極Ｊ−を形成するようにした方法である。
るターゲットを非酸化性雰囲気中でスパッタして半導体
基板上に第１の電極層を形成したのち、上記ターゲット
をに化性雰囲気中でスパッタしてよ記舘１の一極層上に
上記島融点金栖或いは高ｌｉｔ！Ｉｔ点金−仲化物の酸
化物からｌる酩賢体層を形成し、しかるのち上記ターゲ
ットを非酸化性雰囲気中でスパッタして上配す電体瀬上
に第２の電極Ｊ−を形成するようにした方法である。
すなわち、本発明ｉ−を電極として、高融点金属、例え
ば、Ｎｂ＋ Ｈｆｏ Ｚｒ、Ｔａ、Ｔｉ 或いａその
硅化物を用い、誘電体として、化成スパッタ法によるそ
れらの酸化物を用いていることにより、１つの１惨材料
のターゲットだけで連続的にキャパシタを形成すること
を骨子としている。
ば、Ｎｂ＋ Ｈｆｏ Ｚｒ、Ｔａ、Ｔｉ 或いａその
硅化物を用い、誘電体として、化成スパッタ法によるそ
れらの酸化物を用いていることにより、１つの１惨材料
のターゲットだけで連続的にキャパシタを形成すること
を骨子としている。
以下、電極に用いる金属としてＨｆを例にとって説明を
進める。ます、ＨｆをターゲットとしてＡｒ ５Ｊ、囲
気中でスパッタすることにより、半導体基板上にＨｆ膜
（第１の電極層）を形成する。続いて、Ａｒ−０！雰凹
気中で化成スパン１：：１ りを行なうことにより、スパッタされたＨ、ｆげ酸素と
結合して、ＨｆＯ□膜（誘電体層）を形成する。前に述
べたように）ｌｆＯ，は比誘電率が２０〜２２であり、
キャパシタの誘電体として南利である。また、ここで、
Ａｒと０．とのスパッタ中の分圧に１：ｌ程良が望まし
い。この理由に、０！のみの場合スパック効率が悪く、
ＨｆＯｔＪｍが形成されないし、Ａｒだけだと、Ｈｆ０
ｔ膜が形成されないためである。さらに連続して、Ｈｆ
をＡｒ雰囲気中でスパッタすることによりＨｆ０ｔ上に
Ｈｆ膜（第２の電極層）を形成し、その後Ｈｆ −Ｈｆ
Ｏｉ−Ｈｆの３層栴造をパターンニングすることにより
キャパシタが形成式れる〇 なお、ターゲットとしてハフニウムシリサイドを用いる
場合には、装造方法は上記方法と同じであるが、Ａｒ−
０１雰囲気中でスパッタを行なったとき半導体基体上に
はＨｆ５ｉＯ＋と５ｉｌｌ或いは、Ｈｆ０１とがそれぞ
れ存在し、５ｉｏｔと比してその比誘電率が尚＜誘電体
として極めて有利である。″また、Ｔｉを用いる場合に
は、ＴｉＯ！ｆｉ牛導体であり、キャパシタのＩｎｃ体
として不利であるが、ＴｉＳｉを用いるとＴｉＯ□−８
ｉｎ、となり有利である。
進める。ます、ＨｆをターゲットとしてＡｒ ５Ｊ、囲
気中でスパッタすることにより、半導体基板上にＨｆ膜
（第１の電極層）を形成する。続いて、Ａｒ−０！雰凹
気中で化成スパン１：：１ りを行なうことにより、スパッタされたＨ、ｆげ酸素と
結合して、ＨｆＯ□膜（誘電体層）を形成する。前に述
べたように）ｌｆＯ，は比誘電率が２０〜２２であり、
キャパシタの誘電体として南利である。また、ここで、
Ａｒと０．とのスパッタ中の分圧に１：ｌ程良が望まし
い。この理由に、０！のみの場合スパック効率が悪く、
ＨｆＯｔＪｍが形成されないし、Ａｒだけだと、Ｈｆ０
ｔ膜が形成されないためである。さらに連続して、Ｈｆ
をＡｒ雰囲気中でスパッタすることによりＨｆ０ｔ上に
Ｈｆ膜（第２の電極層）を形成し、その後Ｈｆ −Ｈｆ
Ｏｉ−Ｈｆの３層栴造をパターンニングすることにより
キャパシタが形成式れる〇 なお、ターゲットとしてハフニウムシリサイドを用いる
場合には、装造方法は上記方法と同じであるが、Ａｒ−
０１雰囲気中でスパッタを行なったとき半導体基体上に
はＨｆ５ｉＯ＋と５ｉｌｌ或いは、Ｈｆ０１とがそれぞ
れ存在し、５ｉｏｔと比してその比誘電率が尚＜誘電体
として極めて有利である。″また、Ｔｉを用いる場合に
は、ＴｉＯ！ｆｉ牛導体であり、キャパシタのＩｎｃ体
として不利であるが、ＴｉＳｉを用いるとＴｉＯ□−８
ｉｎ、となり有利である。
発明の効果
本発明によれは、＾い比誘′屹率を壱する肪箪付を用い
ることができ、かつ１つのターゲットを用いスパッタ雰
囲気を俊えるたけで連続的にキャパシタを製造すること
ができる。したかつで、２つのターゲットを有すること
のできる高価なスパッタ装置を賛することもなく、製造
コストの低減化をはかり得る。式らに、キャパシタの製
造を連続的に行うことができるので、前処理等の時間が
不要となり、製造工程の簡略化および装造時間の短縮化
をはかり得る等の効果を奏する。
ることができ、かつ１つのターゲットを用いスパッタ雰
囲気を俊えるたけで連続的にキャパシタを製造すること
ができる。したかつで、２つのターゲットを有すること
のできる高価なスパッタ装置を賛することもなく、製造
コストの低減化をはかり得る。式らに、キャパシタの製
造を連続的に行うことができるので、前処理等の時間が
不要となり、製造工程の簡略化および装造時間の短縮化
をはかり得る等の効果を奏する。
発明の実施例
第１図乃至第３図は本発明の一実施例に係わるキャパシ
タの製造工程を示す断面図である。
タの製造工程を示す断面図である。
まず、第１図に示す如くシリコン基板ｌ上にフィールド
酸化膜２を熱酸化により形成し、その後パターンニング
を行ない、Ａｓをイオン注入することによりｎ 拡散層
３を形成する。
酸化膜２を熱酸化により形成し、その後パターンニング
を行ない、Ａｓをイオン注入することによりｎ 拡散層
３を形成する。
次いで、ＨｆからなるターゲットｅＡｒＷ囲気３ Ｘ
１０−” （ｔｏｒｒ）中でスパッタすることにより、
細２凶に示す如（Ｈｆ膜（第１の′に極１ｍ）４を３０
００（Ａ） 形成し、その彼達わヒして、Ａｒを１．
５ｘｌＯ（ｔｏｒｒ）にしぼると共にＯｔを再入して全
圧力を３ Ｘ １０−’ （ｔｏｒｒ）にし、再びスパ
ッタを行なうことにより、Ｈｆ膜４上にＨｆＯ□膜（海
亀体層）５を２０００〔Ａ） 形成する。その後、０
２４人を止めＡｒを３Ｘ１０−”（ｔｏｒｒ ） ２４
人し、スパッタすることにより、１（ｆＣｈ映５上に３
０００（Ａ） のｌ（ｆ膜（第２の電極層） ６を形
成する。
１０−” （ｔｏｒｒ）中でスパッタすることにより、
細２凶に示す如（Ｈｆ膜（第１の′に極１ｍ）４を３０
００（Ａ） 形成し、その彼達わヒして、Ａｒを１．
５ｘｌＯ（ｔｏｒｒ）にしぼると共にＯｔを再入して全
圧力を３ Ｘ １０−’ （ｔｏｒｒ）にし、再びスパ
ッタを行なうことにより、Ｈｆ膜４上にＨｆＯ□膜（海
亀体層）５を２０００〔Ａ） 形成する。その後、０
２４人を止めＡｒを３Ｘ１０−”（ｔｏｒｒ ） ２４
人し、スパッタすることにより、１（ｆＣｈ映５上に３
０００（Ａ） のｌ（ｆ膜（第２の電極層） ６を形
成する。
次いで、Ｈｆ −Ｈｆ ０２−Ｈｆ ３ ｍ構造をパ
ターニングし、第３図に示す如（ＣＶＩＪ −Ｓ ｉ
Ｏｘ膜７を形成し、このＳｉｎ、Ｍｙにコンタクトホー
ルを開孔した仮、Ａｌ膜８を形成することにより、キャ
パシタが形成てれることになる。かくして狗られたキャ
パシタはその描槙が狭いにも拘らず、極めて大きな容ｉ
ｌｔを有してい斤。
ターニングし、第３図に示す如（ＣＶＩＪ −Ｓ ｉ
Ｏｘ膜７を形成し、このＳｉｎ、Ｍｙにコンタクトホー
ルを開孔した仮、Ａｌ膜８を形成することにより、キャ
パシタが形成てれることになる。かくして狗られたキャ
パシタはその描槙が狭いにも拘らず、極めて大きな容ｉ
ｌｔを有してい斤。
なお、本づ６ゆｊは上述し′ｆｃ、夾施？ｌＪに限定さ
れるものではなく、その要旨を逸脱しない範囲で、１ 棟々変形して寮施することかで睡る。例えは、紬ｔ４
ｉ己ターゲットとしてはＨｆの他にＮｂｅＺｒ。
れるものではなく、その要旨を逸脱しない範囲で、１ 棟々変形して寮施することかで睡る。例えは、紬ｔ４
ｉ己ターゲットとしてはＨｆの他にＮｂｅＺｒ。
Ｔａ％の為融１点金属を用いてもよく、さらに高融点金
属の硅化物を用いてもよい。また、スパッタ中のＡｒ−
０２雰囲気（酸化性雰囲気）におけるＡｒ と（）２と
の分圧は仕様に応じて適宜定めればよい。
属の硅化物を用いてもよい。また、スパッタ中のＡｒ−
０２雰囲気（酸化性雰囲気）におけるＡｒ と（）２と
の分圧は仕様に応じて適宜定めればよい。
第１図乃至凱３図はそれぞれ本発Ｑ１．ｌの一実施例に
も、わるキャパシタ製造工程を示す断面図であるＯ Ｉ・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ｎ 拡散層、４・・・Ｈｆ膜（第１の′Ｖｉ、極
層）５・・・ＨｆＯ２膜（訪％Ｌ体層）、６・・・Ｈｆ
膜（第２の１ｉｖｅ層） 、ｙ−Ｃ’ＶＤ −５ｉ０
２膜、ｇ−Ａ １膜ｏ ’ｌ：。
も、わるキャパシタ製造工程を示す断面図であるＯ Ｉ・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ｎ 拡散層、４・・・Ｈｆ膜（第１の′Ｖｉ、極
層）５・・・ＨｆＯ２膜（訪％Ｌ体層）、６・・・Ｈｆ
膜（第２の１ｉｖｅ層） 、ｙ−Ｃ’ＶＤ −５ｉ０
２膜、ｇ−Ａ １膜ｏ ’ｌ：。
Claims (1)
- 高融点金鵬或いは高融点金属硅化物からなるターゲット
を非酸化性雰囲気中でスパッタして半導体基板上に第１
の電極ｊ曽を形成する工程と、該工程に連続して上記タ
ーゲットを酸化性雰囲気中でスパッタして上記第１のＩ
ＩＬ極層上に前記高融点金属酸いは高融点金属硅化物の
酸化物からなる誘電体層を形成する工程と、該工程に連
続して上記ターゲットを非酸化性雰囲気中でスパッタし
て上記誘電体層上に第２の１１１ａ層を形成する工程と
をＪＬ、偏したことを特徴とするキャパシタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19216681A JPS5893265A (ja) | 1981-11-30 | 1981-11-30 | キヤパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19216681A JPS5893265A (ja) | 1981-11-30 | 1981-11-30 | キヤパシタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893265A true JPS5893265A (ja) | 1983-06-02 |
Family
ID=16286780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19216681A Pending JPS5893265A (ja) | 1981-11-30 | 1981-11-30 | キヤパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893265A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042822A (ja) * | 1983-08-19 | 1985-03-07 | Nippon Telegr & Teleph Corp <Ntt> | 多層構造の電極形成方法 |
| JPS6057622A (ja) * | 1983-09-07 | 1985-04-03 | Mitsubishi Electric Corp | 配線パタ−ン形成方法 |
| EP0142186A2 (en) * | 1983-10-10 | 1985-05-22 | Koninklijke Philips Electronics N.V. | Method of manufacturing a pattern of conductive material |
| US5037772A (en) * | 1989-12-13 | 1991-08-06 | Texas Instruments Incorporated | Method for forming a polysilicon to polysilicon capacitor |
| US5108941A (en) * | 1986-12-05 | 1992-04-28 | Texas Instrument Incorporated | Method of making metal-to-polysilicon capacitor |
| JPH08279601A (ja) * | 1996-02-14 | 1996-10-22 | Hitachi Ltd | 半導体装置の製造方法 |
| US6074907A (en) * | 1997-04-30 | 2000-06-13 | Samsung Electronics, Co., Ltd. | Method of manufacturing capacitor for analog function |
-
1981
- 1981-11-30 JP JP19216681A patent/JPS5893265A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042822A (ja) * | 1983-08-19 | 1985-03-07 | Nippon Telegr & Teleph Corp <Ntt> | 多層構造の電極形成方法 |
| JPS6057622A (ja) * | 1983-09-07 | 1985-04-03 | Mitsubishi Electric Corp | 配線パタ−ン形成方法 |
| EP0142186A2 (en) * | 1983-10-10 | 1985-05-22 | Koninklijke Philips Electronics N.V. | Method of manufacturing a pattern of conductive material |
| US5108941A (en) * | 1986-12-05 | 1992-04-28 | Texas Instrument Incorporated | Method of making metal-to-polysilicon capacitor |
| US5037772A (en) * | 1989-12-13 | 1991-08-06 | Texas Instruments Incorporated | Method for forming a polysilicon to polysilicon capacitor |
| JPH08279601A (ja) * | 1996-02-14 | 1996-10-22 | Hitachi Ltd | 半導体装置の製造方法 |
| US6074907A (en) * | 1997-04-30 | 2000-06-13 | Samsung Electronics, Co., Ltd. | Method of manufacturing capacitor for analog function |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW200421625A (en) | Method for fabricating MIM capacitor | |
| JPH02273934A (ja) | 半導体素子およびその製造方法 | |
| JPS60153158A (ja) | キャパシタ誘電体膜の製造方法 | |
| JPH0536899A (ja) | 半導体装置およびその製造方法 | |
| JP2002184946A (ja) | Ｍｉｍキャパシタおよびその製造方法 | |
| JPS5893265A (ja) | キヤパシタの製造方法 | |
| KR970067866A (ko) | 유전체 박막 제조방법 및 이를 이용한 반도체 장치 제조방법 | |
| JPS61147576A (ja) | Ｍｉｓ型半導体装置 | |
| JP3120568B2 (ja) | 薄膜キャパシタ | |
| JP2538269B2 (ja) | 半導体装置の製造方法 | |
| JPS5952879A (ja) | 半導体装置の製造方法 | |
| JPH0429319A (ja) | 半導体素子及びその製造方法 | |
| JPH01120051A (ja) | 半導体装置 | |
| JPH04125958A (ja) | 薄膜キャパシタ | |
| JPH08306871A (ja) | 誘電体キャパシタの製造方法 | |
| JPS60107855A (ja) | キヤパシタ | |
| JPS58155767A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS59188957A (ja) | 半導体装置用キヤパシタの製造方法 | |
| JPH0464470B2 (ja) | ||
| JPH01128481A (ja) | ジョセフソン接合素子 | |
| JPS63204629A (ja) | 電極の形成方法 | |
| KR20010056098A (ko) | 커패시터의 합금 전극 및 그의 형성 방법 | |
| JPS6047479A (ja) | トンネル型ジヨセフソン接合の構造ならびに製法 | |
| JPS6135577A (ja) | ジヨセフソン接合素子 | |
| JPH04127463A (ja) | 半導体装置の製造方法 |