JPH0620865A - 薄膜キャパシタ - Google Patents
薄膜キャパシタInfo
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- JPH0620865A JPH0620865A JP4177836A JP17783692A JPH0620865A JP H0620865 A JPH0620865 A JP H0620865A JP 4177836 A JP4177836 A JP 4177836A JP 17783692 A JP17783692 A JP 17783692A JP H0620865 A JPH0620865 A JP H0620865A
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 強誘電体をＤＲＡＭの容量膜として用いる場
合、強誘電体成膜時の下部電極と強誘電体膜との相互拡
散を抑制すると同時に低容量の拡散障壁層によるキャパ
シタ全体の容量の減少を抑制することを目的とする。 【構成】 下部電極１３と容量強誘電体膜１５の間に拡
散障壁用強誘電体膜１４を設け、下部電極材料と容量強
誘電体膜との間の相互拡散を抑えると同時に、高い誘電
率をもつ強誘電体を障壁層に用いることにより、キャパ
シタ全体の容量を大きく落とすことなくキャパシタを構
成できる。
合、強誘電体成膜時の下部電極と強誘電体膜との相互拡
散を抑制すると同時に低容量の拡散障壁層によるキャパ
シタ全体の容量の減少を抑制することを目的とする。 【構成】 下部電極１３と容量強誘電体膜１５の間に拡
散障壁用強誘電体膜１４を設け、下部電極材料と容量強
誘電体膜との間の相互拡散を抑えると同時に、高い誘電
率をもつ強誘電体を障壁層に用いることにより、キャパ
シタ全体の容量を大きく落とすことなくキャパシタを構
成できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に内
蔵されている薄膜キャパシタに関し、特にダイナミック
ランダムアクセスメモリー（ＤＲＡＭ）セル内に構成さ
れる薄膜キャパシタにおいて下部電極上に絶縁層及び上
部電極を設けた構造のキャパシタに関する。
蔵されている薄膜キャパシタに関し、特にダイナミック
ランダムアクセスメモリー（ＤＲＡＭ）セル内に構成さ
れる薄膜キャパシタにおいて下部電極上に絶縁層及び上
部電極を設けた構造のキャパシタに関する。
【０００２】
【従来の技術】半導体集積回路装置の高集積化技術は半
導体メモリ、とりわけダイナミックＲＡＭの高集積化に
伴って進歩してきた。このような高集積化によるメモリ
ーセル内のキャパシタの微細化に伴い十分な容量を確保
するためメモリーセル構造も変化してきており、キャパ
シタ部分の容量を確保するための各種の構造が採用され
ている。
導体メモリ、とりわけダイナミックＲＡＭの高集積化に
伴って進歩してきた。このような高集積化によるメモリ
ーセル内のキャパシタの微細化に伴い十分な容量を確保
するためメモリーセル構造も変化してきており、キャパ
シタ部分の容量を確保するための各種の構造が採用され
ている。
【０００３】絶縁膜として誘電率の高い強誘電体膜を用
いることもその方法の一つである。図２に示すように、
１１はトランジスタ等の素子を形成した基板、１２は基
板上の絶縁膜、１３は下部電極、１５は強誘電体膜、１
６は上部電極である。強誘電体膜は誘電率が非常に高く
キャパシタ面積が小さくても、あるいは厚い膜でも容量
を確保できる利点がある。しかし良好な強誘電体膜の形
成には一般的に５００℃以上の温度が必要であり、下部
電極として用いられる金属材料と強誘電体膜との界面で
の相互拡散による低誘電率層の形成がキャパシタ全体の
容量の低下を招くことが問題となっている。
いることもその方法の一つである。図２に示すように、
１１はトランジスタ等の素子を形成した基板、１２は基
板上の絶縁膜、１３は下部電極、１５は強誘電体膜、１
６は上部電極である。強誘電体膜は誘電率が非常に高く
キャパシタ面積が小さくても、あるいは厚い膜でも容量
を確保できる利点がある。しかし良好な強誘電体膜の形
成には一般的に５００℃以上の温度が必要であり、下部
電極として用いられる金属材料と強誘電体膜との界面で
の相互拡散による低誘電率層の形成がキャパシタ全体の
容量の低下を招くことが問題となっている。
【０００４】この問題の解決手段として、図３に示すよ
うに強誘電体膜と下部電極との間に拡散に対する障壁層
を設ける方法（特願平１−２３８４８４号）がある。図
３において１１はトランジスタ等の素子を形成した基
板、１２は基板上の絶縁膜、１３は下部電極、３４は拡
散障壁層、１５は強誘電体膜、１６は上部電極である。
拡散障壁層としては酸化物または窒化物などの絶縁体が
有効である。
うに強誘電体膜と下部電極との間に拡散に対する障壁層
を設ける方法（特願平１−２３８４８４号）がある。図
３において１１はトランジスタ等の素子を形成した基
板、１２は基板上の絶縁膜、１３は下部電極、３４は拡
散障壁層、１５は強誘電体膜、１６は上部電極である。
拡散障壁層としては酸化物または窒化物などの絶縁体が
有効である。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ような構造のキャパシタでは、この絶縁体の誘電率が強
誘電体膜のそれに比べて小さい場合、強誘電体膜と拡散
障壁層からなる直列につながれたキャパシタの合成容量
は強誘電体膜単独の容量より小さくなり、強誘電体膜が
高誘電体率をもっているという特長を有効に生かすこと
ができない。本発明はこのような欠点を改良し、高誘電
率強誘電体膜の特性を生かし誘電率を下げないで良好な
強誘電体膜を作製し実用化を進めることを目的とする。
ような構造のキャパシタでは、この絶縁体の誘電率が強
誘電体膜のそれに比べて小さい場合、強誘電体膜と拡散
障壁層からなる直列につながれたキャパシタの合成容量
は強誘電体膜単独の容量より小さくなり、強誘電体膜が
高誘電体率をもっているという特長を有効に生かすこと
ができない。本発明はこのような欠点を改良し、高誘電
率強誘電体膜の特性を生かし誘電率を下げないで良好な
強誘電体膜を作製し実用化を進めることを目的とする。
【０００６】
【課題を解決するための手段】本発明は下部電極上に絶
縁層と該絶縁層上に上部電極を設けた構造の薄膜キャパ
シタにおいて、該絶縁層が少なくとも２つ以上の異種の
強誘電体膜の積層構造を有することを特徴とする薄膜キ
ャパシタである。
縁層と該絶縁層上に上部電極を設けた構造の薄膜キャパ
シタにおいて、該絶縁層が少なくとも２つ以上の異種の
強誘電体膜の積層構造を有することを特徴とする薄膜キ
ャパシタである。
【０００７】強誘電体膜のうちで下部電極にもっとも近
い強誘電体膜（以下この強誘電体膜を障壁強誘電体膜と
呼ぶ）が、下部電極と障壁強誘電体膜以外の強誘電体膜
（以下この強誘電体膜を容量強誘電体膜と呼ぶ）との相
互拡散に対する障壁層となり低誘電率層の形成を抑制で
きる。障壁層は容量層より薄く誘電率も容量層と同程度
に高いため容量強誘電体膜との直列接続時の容量の低下
という問題を改善できる。また本発明によるキャパシタ
は強誘電体の自発分極のヒステリシス特性を利用した不
揮発メモリセルのキャパシタとしても利用が可能で、容
量強誘電体膜の下部電極との相互拡散による結晶性の劣
化を抑制できるという利点をもつ。ただし障壁層として
用いられる強誘電体は下部電極材料と反応しにくい材料
を選ぶ必要がある。
い強誘電体膜（以下この強誘電体膜を障壁強誘電体膜と
呼ぶ）が、下部電極と障壁強誘電体膜以外の強誘電体膜
（以下この強誘電体膜を容量強誘電体膜と呼ぶ）との相
互拡散に対する障壁層となり低誘電率層の形成を抑制で
きる。障壁層は容量層より薄く誘電率も容量層と同程度
に高いため容量強誘電体膜との直列接続時の容量の低下
という問題を改善できる。また本発明によるキャパシタ
は強誘電体の自発分極のヒステリシス特性を利用した不
揮発メモリセルのキャパシタとしても利用が可能で、容
量強誘電体膜の下部電極との相互拡散による結晶性の劣
化を抑制できるという利点をもつ。ただし障壁層として
用いられる強誘電体は下部電極材料と反応しにくい材料
を選ぶ必要がある。
【０００８】
【実施例】本発明について図面を参照して説明する。こ
こでは下部電極としてＰｔを、障壁強誘電体膜としてＳ
ｒＴｉＯ3 を、容量強誘電体膜としてＰｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 を例にとって説明する。そのほかの強誘電体膜
としては、ＰｂＴｉＯ3 、 ＢａＴｉＯ3 （Ｂａ，Ｓｒ）
ＴｉＯ3 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 などペロ
ブスカイト型の酸化物を用いることができるが、障壁用
強誘電体は電極材料と反応しにくいものを選ぶ必要があ
る。
こでは下部電極としてＰｔを、障壁強誘電体膜としてＳ
ｒＴｉＯ3 を、容量強誘電体膜としてＰｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 を例にとって説明する。そのほかの強誘電体膜
としては、ＰｂＴｉＯ3 、 ＢａＴｉＯ3 （Ｂａ，Ｓｒ）
ＴｉＯ3 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 などペロ
ブスカイト型の酸化物を用いることができるが、障壁用
強誘電体は電極材料と反応しにくいものを選ぶ必要があ
る。
【０００９】図１にダイナミックＲＡＭのメモリーセル
内のキャパシタ部の断面略図を示す。キャパシタ部分は
２種の強誘電体膜からなる積層構造をとっている。１１
は素子形成がなされた基板、１２は絶縁層、１３はＰｔ
下部電極、１４は障壁層強誘電体膜、１５は容量強誘電
体膜、１６は上部電極である。障壁層のＳｒＴｉＯ3薄
膜は高周波マグネトロンスパッタリング法によって作製
できる。基板温度４００℃、Ａｒガス中、ガス圧力４．
０ｍＴｏｒｒの作製条件下でεｒ〜２００のＳｒＴｉＯ
3 薄膜（膜厚５０ｎｍ）が作製できる。ＳｒＴｉＯ3 の
膜厚は可能な限り薄いことが望ましいが、相互拡散に対
する障壁として機能する厚さがなければならない。厚さ
としては１０ｎｍ〜１μｍの範囲で選ぶことができる。
容量膜のＰｂ（Ｚｒ，Ｔｉ）Ｏ3 の膜厚は障壁層との合
成容量を考慮にいれて薄くすることが望ましいが、障壁
層の厚さと同程度かもしくはそれ以上の膜厚でも十分大
きい容量を確保することが可能である。Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 薄膜はゾルゲル法で作製され、Ｏ2 中、６００
℃の熱処理により、εｒ〜６００（膜厚１００ｎｍ）を
得ることができる。Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 薄膜は、ス
パッタ法によっても作製可能である。
内のキャパシタ部の断面略図を示す。キャパシタ部分は
２種の強誘電体膜からなる積層構造をとっている。１１
は素子形成がなされた基板、１２は絶縁層、１３はＰｔ
下部電極、１４は障壁層強誘電体膜、１５は容量強誘電
体膜、１６は上部電極である。障壁層のＳｒＴｉＯ3薄
膜は高周波マグネトロンスパッタリング法によって作製
できる。基板温度４００℃、Ａｒガス中、ガス圧力４．
０ｍＴｏｒｒの作製条件下でεｒ〜２００のＳｒＴｉＯ
3 薄膜（膜厚５０ｎｍ）が作製できる。ＳｒＴｉＯ3 の
膜厚は可能な限り薄いことが望ましいが、相互拡散に対
する障壁として機能する厚さがなければならない。厚さ
としては１０ｎｍ〜１μｍの範囲で選ぶことができる。
容量膜のＰｂ（Ｚｒ，Ｔｉ）Ｏ3 の膜厚は障壁層との合
成容量を考慮にいれて薄くすることが望ましいが、障壁
層の厚さと同程度かもしくはそれ以上の膜厚でも十分大
きい容量を確保することが可能である。Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 薄膜はゾルゲル法で作製され、Ｏ2 中、６００
℃の熱処理により、εｒ〜６００（膜厚１００ｎｍ）を
得ることができる。Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 薄膜は、ス
パッタ法によっても作製可能である。
【００１０】障壁層にＳｉＯ2 （εｒ〜４）、容量強誘
電体膜にＰｂ（Ｚｒ，Ｔｉ）Ｏ3 （εｒ〜６００）を用
いた場合を考えると、容量強誘電体膜の誘電率が障壁層
の１５０倍あるので、障壁層と容量膜の容量を同じにし
ようとした場合、障壁層の膜厚は容量強誘電体の厚さの
１５０分の１にしなければならない。容量強誘電体膜の
膜厚は１００ｎｍであり、強誘電体の高い誘電率を生か
すためには、障壁層の膜厚は１００／１５０＝０．６７
ｎｍしかとれず、障壁層として有効とはいえない。さら
に非晶質のＳｉＯ2 上に良好な結晶構造をもつＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ3薄膜を作製することは非常に難しい。一
方障壁層としてＳｒＴｉＯ3 （εｒ〜２００、膜厚５０
ｎｍ）を用いた場合、ＳｉＯ2 障壁層（εｒ〜４、膜厚
５ｎｍ）をもつキャパシタに比べ容量値で約３倍の改善
がみられた。
電体膜にＰｂ（Ｚｒ，Ｔｉ）Ｏ3 （εｒ〜６００）を用
いた場合を考えると、容量強誘電体膜の誘電率が障壁層
の１５０倍あるので、障壁層と容量膜の容量を同じにし
ようとした場合、障壁層の膜厚は容量強誘電体の厚さの
１５０分の１にしなければならない。容量強誘電体膜の
膜厚は１００ｎｍであり、強誘電体の高い誘電率を生か
すためには、障壁層の膜厚は１００／１５０＝０．６７
ｎｍしかとれず、障壁層として有効とはいえない。さら
に非晶質のＳｉＯ2 上に良好な結晶構造をもつＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ3薄膜を作製することは非常に難しい。一
方障壁層としてＳｒＴｉＯ3 （εｒ〜２００、膜厚５０
ｎｍ）を用いた場合、ＳｉＯ2 障壁層（εｒ〜４、膜厚
５ｎｍ）をもつキャパシタに比べ容量値で約３倍の改善
がみられた。
【００１１】また前述の強誘電体の結晶構造はお互いに
よく似ており容量強誘電体膜のヘテロエピタキシャル的
な成長が可能で良好な結晶性をもつ強誘電体膜が作製で
きる。このようにして拡散に対する障壁層を設けても容
量を大きく落とすことなくキャパシタが作製可能であ
る。またこの構造をもつキャパシタは、容量強誘電体膜
の結晶性の相互拡散による劣化を抑制するため、容量強
誘電体膜の自発分極のヒステリシス特性を利用した不揮
発メモリセルのキャパシタとしても利用することができ
る。
よく似ており容量強誘電体膜のヘテロエピタキシャル的
な成長が可能で良好な結晶性をもつ強誘電体膜が作製で
きる。このようにして拡散に対する障壁層を設けても容
量を大きく落とすことなくキャパシタが作製可能であ
る。またこの構造をもつキャパシタは、容量強誘電体膜
の結晶性の相互拡散による劣化を抑制するため、容量強
誘電体膜の自発分極のヒステリシス特性を利用した不揮
発メモリセルのキャパシタとしても利用することができ
る。
【００１２】
【発明の効果】本発明のように、誘電率の高い強誘電体
膜を金属電極上に作製する場合、両者の間に相互拡散を
抑制するための新たな薄い強誘電体層を導入すると相互
拡散を抑制し良好な特性の強誘電体膜を作製できると同
時に、通常の拡散障壁層に比べキャパシタの容量を大き
くとれるという利点がある。
膜を金属電極上に作製する場合、両者の間に相互拡散を
抑制するための新たな薄い強誘電体層を導入すると相互
拡散を抑制し良好な特性の強誘電体膜を作製できると同
時に、通常の拡散障壁層に比べキャパシタの容量を大き
くとれるという利点がある。
【図１】本発明の方法によるキャパシタの断面図であ
る。
る。
【図２】下部電極上に強誘電体膜を容量膜として直接作
製した場合のキャパシタの断面略図である。
製した場合のキャパシタの断面略図である。
【図３】下部電極上に拡散障壁層を作製してさらにその
上に強誘電体膜を作製した場合のキャパシタの断面略図
である。
上に強誘電体膜を作製した場合のキャパシタの断面略図
である。
１１ 素子作製済みの基板 １２ ＰＳＧ（フォスフォシリケートガラス）などの基
板上の絶縁膜 １３ 下部電極 １４ 障壁強誘電体膜 １５ 容量強誘電体膜 １６ 上部電極 ３４ 拡散障壁層
板上の絶縁膜 １３ 下部電極 １４ 障壁強誘電体膜 １５ 容量強誘電体膜 １６ 上部電極 ３４ 拡散障壁層
Claims (1)
- 【請求項１】 下部電極上の絶縁層と該絶縁層上に上部
電極を設けた構造の薄膜キャパシタにおいて、該絶縁層
が少なくとも２つ以上の異種の強誘電体膜の積層構造を
有することを特徴とする薄膜キャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177836A JPH0620865A (ja) | 1992-07-06 | 1992-07-06 | 薄膜キャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177836A JPH0620865A (ja) | 1992-07-06 | 1992-07-06 | 薄膜キャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620865A true JPH0620865A (ja) | 1994-01-28 |
Family
ID=16037970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4177836A Pending JPH0620865A (ja) | 1992-07-06 | 1992-07-06 | 薄膜キャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620865A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6287986B1 (en) | 1998-06-02 | 2001-09-11 | Fujitsu Limited | Sputtering film forming method, sputtering film forming equipment, and semiconductor device manufacturing method |
| KR100354379B1 (ko) * | 1998-07-20 | 2002-09-28 | 인터내셔널 비지네스 머신즈 코포레이션 | 캐패시터 및 그 캐패시터를 포함하는 동적 랜덤 액세스 메모리 |
| KR100505611B1 (ko) * | 1998-07-09 | 2006-04-21 | 삼성전자주식회사 | 반도체장치의 커패시터의 제조방법 |
-
1992
- 1992-07-06 JP JP4177836A patent/JPH0620865A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6287986B1 (en) | 1998-06-02 | 2001-09-11 | Fujitsu Limited | Sputtering film forming method, sputtering film forming equipment, and semiconductor device manufacturing method |
| KR100505611B1 (ko) * | 1998-07-09 | 2006-04-21 | 삼성전자주식회사 | 반도체장치의 커패시터의 제조방법 |
| KR100354379B1 (ko) * | 1998-07-20 | 2002-09-28 | 인터내셔널 비지네스 머신즈 코포레이션 | 캐패시터 및 그 캐패시터를 포함하는 동적 랜덤 액세스 메모리 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010306 |