JP4024397B2 - 強誘電体メモリ装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びその製造方法に係り、特に強誘電体メモリ装置(ferroelectric random access memory:FRAM)及びその製造方法に関する。
【０００２】
【従来の技術】
強誘電体は強誘電性を有する物質である。強誘電性とは、強誘電体内に配列された電気双極子に外部電圧が印加されると自発分極が発生され、その自発分極は外部電界が除去された後にもある程度の残留分極を保有する性質をいう。強誘電体の残留分極をデータの貯蔵に利用すると、外部の電圧がなくてもデータの貯蔵が可能になる。また自発分極の方向は外部電界の方向を変化させて変えられる。
【０００３】
強誘電体を用いたＦＲＡＭは２つの方式に大別されるが、強誘電体キャパシタに蓄積された電荷量の変化を検出する方式と、強誘電体の自発分極による半導体の抵抗変化を検出する方式がある。
【０００４】
前記強誘電体キャパシタの蓄積電荷量を検出する方式には“一つのキャパシタと一つのトランジスタよりなるスイッチング素子”で単位セルを形成する構造が代表的である。この方式はＤＲＡＭで広く使われていることであって、相補型モス（ＣＭＯＳ）構造上に厚い層間絶縁膜を形成し、その上に強誘電体キャパシタを形成する構造である。
【０００５】
強誘電体の自発分極による半導体の抵抗変化を検出する方式としては、ＭＦＭＩＳ ＦＥＴ(Metal-Ferroelectric-Metal-Insulator-Semiconductor FET）構造が代表的である。この方式は“一つのトランジスタ”で単位セルを形成する構造である。
【０００６】
前記強誘電体キャパシタの蓄積電荷量を検出する方式や強誘電体の自発分極による半導体の抵抗変化を検出する方式の全てが、下部金属膜−強誘電体膜−上部金属膜が積層して形成された強誘電体キャパシタ構造を含む。
【０００７】
最も広く用いられる強誘電体キャパシタは強誘電体膜としてＰＺＴ（Ｐｂ（Ｚｒx Ｔｉ1-X ）Ｏ3 ）を使用する。強誘電体膜としてＰＺＴ（Ｐｂ（Ｚｒx Ｔｉ1-X ）Ｏ3 ）が使用される理由は、キュリー（Ｃｕｒｉｅ）温度が２３０−４９０℃で比較的高いし、Ｚｒ／Ｔｉ組成及び温度に従って色々な相異なる結晶相を有し、誘電率が高いからである。
【０００８】
しかし、従来の下部金属膜−ＰＺＴ膜−上部金属膜構造のキャパシタでは、ヒステリシスが電界軸を追って正方向あるいは負方向に移動する奥付け現状が発生する問題点がある。奥付けが発生すると、正の抗電圧と負の抗電圧の絶対値が変わって対称性が破壊され、残留分極（Ｐｒ）値も減少する。
【０００９】
このように奥付けが発生する理由の一つは、ＰＺＴ膜の熱処理工程によってＰＺＴ膜の上下界面特性が変わることに起因する。即ち、下部金属膜上にＰＺＴ膜を蒸着した後、ＰＺＴ膜を結晶化するために熱処理する場合、ＰＺＴ膜内のＰｂが下部金属膜との界面に移動して下部金属膜とＰＺＴ膜の界面を変化させる。反面、上部金属膜は既に熱処理が完了したＰＺＴ膜上に形成されるため、下部金属膜のような変化がない。従ってＰＺＴ膜の上下界面が変わって奥付けが発生する。
【００１０】
【発明が解決しようとする課題】
本発明が達成しようとする技術的課題は、上下界面特性が同じ強誘電体膜を含んで、奥付けのような問題点が発生しない強誘電体メモリ装置を提供することである。
【００１１】
本発明が達成しようとする他の技術的課題は、上下界面特性が同じ強誘電体膜を含む、強誘電体メモリ装置の製造に適合した製造方法を提供することである。
【００１２】
【課題を解決するための手段】
前記の技術的課題を達成するための本発明による強誘電体メモリ装置は、強誘電体膜の上下部に各々シード膜を具備する強誘電体キャパシタを具備する。即ち、本発明による強誘電体メモリ装置は下部電極、下部シード膜、強誘電体膜、上部シード膜及び上部電極が順々に積層された強誘電体キャパシタを具備する。
【００１３】
前記他の技術的課題を達成するための本発明による強誘電体メモリ装置の製造方法によると、まず下部電極、下部シード膜、強誘電体膜、上部シード膜を順々に形成する。次に、上部シード膜が形成された結果物を熱処理して前記強誘電体膜を安定したぺロブスカイト結晶構造に作り、前記強誘電体膜の上下界面を同一にさせた後、上部電極を形成する。
【００１４】
本発明において、前記強誘電体膜はＰＺＴ膜を使用して形成し、前記上下部シード膜を形成する段階は前記強誘電体膜の上下界面特性を同一にさせうる物質、例えば前記強誘電体膜を構成する物質より結晶化温度が低くて前記強誘電体膜を構成する物質と、格子定数が類似した強誘電体を使用して形成する。従ってＰｂＴｉＯ3 、ＴｉＯ3 または前記強誘電体膜を構成するＰＺＴよりＰｂの含量が多いか、Ｔｉ／Ｚｒの値が大きいＰＺＴが使用できる。
【００１５】
また、前記下部電極は、白金族金属膜、導電性酸化物膜または白金族金属膜−導電性酸化物膜の二重膜を使って下部電極を形成し、前記上部電極を形成する段階は白金族金属膜、導電性酸化物膜または白金族金属膜−導電性酸化物膜の二重膜を使って形成する。
【００１６】
本発明によると、上下部シード膜により強誘電体膜の上下界面特性が同一になるので、下部シード膜−強誘電体膜−上部シード膜構造を含む強誘電体メモリ装置では奥付けのような現状の発生が効果的に防止される。
【００１７】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例に対して詳細に説明する。しかし本発明は以下に開示される実施例に限らず多様な形態に具現でき、単に本実施例は本発明の開示が完全にし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されることである。添付された図面で色々な膜と領域の厚さは明瞭性のために強調された。またいずれか一つの膜が他の膜または基板上に存在することと指称されるとき、他の膜または基板の真上にあることもでき、層間膜が存在することもできる。なお、図面の同一参照符号は同一部材を示す。
【００１８】
＜強誘電体メモリ装置＞
第１実施例
図１には強誘電体キャパシタに蓄積された電荷量の変化を検出する方式を使用する本発明の第１実施例による強誘電体メモリ装置の断面図が示されている。
【００１９】
半導体基板１００上にゲート絶縁膜１０２を介在して形成されたゲート１０４とソース領域１０６及びドレイン領域１０７よりなるトランジスタのスイッチング素子が形成されている。トランジスタが形成された基板１００の全面にＰＳＧ(phosphosilicate glass)、ＢＰＳＧ(borophosphosilicate glass)、ＴＥＯＳ(tetraethylorthosilicate glass)及びＵＳＧ(undoped silicate glass)の内、選択された何れか一つよりなる層間絶縁膜１０８が積層されているし、層間絶縁膜内に形成されたコンタクトプラグ１１０がトランジスタのソース領域１０６と接触している。コンタクトプラグ１１０上に下部電極１１２が形成されている。下部電極１１２上には下部シード膜１１４、強誘電体膜１１６及び上部シード膜１１８よりなる誘電体膜Ｄが積層されているし、上部シード膜１１８上に上部電極１２０が形成されて強誘電体キャパシタを完成している。
【００２０】
強誘電体膜１１６の上下部に形成されたシード膜１１４、１１８は強誘電体膜の上下部の界面特性を同一にして強誘電体キャパシタから奥付け現状が発生することを防止する。強誘電体膜１１６の上下部に形成されたシード膜１１４、１１８は強誘電体膜１１６より結晶化温度が低い物質より形成されることが望ましい。その理由は強誘電体膜１１６を安定したペロブスカイト構造に結晶化させるための熱処理工程時、上下部シード膜１１４、１１８がまず結晶化されて強誘電体膜１１６が上、下表面で中心方向に結晶化させることによって、強誘電体膜１１６の上下部界面特性を同一にさせうるからである。また上下部シード膜１１４、１１８は強誘電体膜１１６と格子定数が類似した強誘電性を有する物質より形成されることがさらに望ましい。
【００２１】
例えば、強誘電体膜１１６をＰＺＴを使用して形成する場合、シード膜１１４、１１８はＰｂＴｉＯ3 またはＴｉＯ3 を使用して形成することが望ましい。また、強誘電体膜１１６を構成するＰＺＴよりＰｂの含量が豊かでＴｉの組成比が高いＰＺＴもシード膜として使われうる。他の構成要素に比べてＰｂの含量が１２０％以上になるとか、Ｔｉ／Ｚｒの値が４８／５２より大きい場合、即ち、Ｔｉの組成比が高い場合結晶化がよく起こるからである。従ってＰＺＴ膜１１６の上下部に形成されたシード膜１１４、１１８はＰＺＴ膜１１６の熱処理工程時ＰＺＴ膜１１６より先に結晶化されるため、ＰＺＴ膜が上、下から中心方向に結晶化され、Ｐｂのような元素が上下部電極膜に広がることが防止される。従ってＰＺＴ膜の上下部界面が同一に形成される。
【００２２】
また上下部電極１２０、１１２は強誘電体膜１１６との界面で障壁が高い特徴を有し、強誘電体との反応性がない安定した物質より形成されることが望ましい。従ってＰｔ、Ｉｒ、ＲｕまたはＲｈのような白金族金属が電極物質として使われる。上下部電極１２０、１１２はまた、ＩｒＯ2 、ＲｕＯ2 、ＲｈＯ2 またはＬａＳｒＣｏＯ3 などの導電性酸化物膜より形成して疲労特性を改善できる。
【００２３】
第２実施例
図２には強誘電体キャパシタに蓄積された電荷量の変化を検出する方式を使用する本発明の第２実施例による強誘電体メモリ装置の断面図が示されている。本発明の第２実施例による強誘電体メモリ装置が第１実施例による強誘電体メモリ装置と違う点は、下部電極は白金族金属膜１１２及び導電性酸化物膜１１３の二重膜より構成され、上部電極は導電性酸化物膜１１９及び白金族金属膜１２０の二重膜より構成される点において差がある。導電性酸化物膜１１３、１１９を上下部電極の構成要素としてさらに形成する理由は、白金族金属膜だけで上下部電極を形成する場合、キャパシタで疲労のような現象が発生するからである。従って上下部シード膜と上下部白金族金属膜との間に、各々導電性酸化物膜をさらに形成することによってキャパシタの疲労特性を改善する。最終的に得られるキャパシタは下部白金族金属膜−下部導電性酸化物膜−下部シード膜−強誘電体膜−上部シード膜−上部導電性酸化物膜−上部白金族金属膜よりなり、強誘電体膜を基準として対称構造を形成する。従って本発明の第２実施例による強誘電体メモリ装置にでも奥付け現状が防止される。
【００２４】
導電性酸化物膜１１３、１１９を形成する物質としてはＩｒＯ2 、ＲｕＯ2 、ＲｈＯ2 またはＬａＳｒＣｏＯ3 などが使われることが望ましい。
【００２５】
第３実施例
図３は本発明の第３実施例による強誘電体の自発分極による半導体の抵抗変化を検出する方式を使用する強誘電体メモリ装置の断面図である。
【００２６】
半導体基板３００上にゲート絶縁膜３０３が形成され、ゲート絶縁膜３０３上に下部電極３０４、下部シード膜３０６、強誘電体膜３０８、上部シード膜３１０及び上部電極３１２が順々に形成されている。また、前記ゲート絶縁膜３０３の縁部に隣接した半導体基板３００の表面にソース及びドレイン領域３０１、３０２が形成されている。一般的に、ソース及びドレイン領域３０１、３０２は上部電極３１２まで形成した後形成される。
【００２７】
図３に示している強誘電体メモリ装置は、強誘電体キャパシタが有する極性方向によってゲート絶縁膜３０３下の半導体基板３００の表面にチャンネルの誘起可否が決定される。例えばチャンネルが導通状態であれば１、非導通状態であれば０と認識する。
【００２８】
第３実施例による強誘電体メモリ装置はメモリセルが一つのトランジスタより形成される点においてメモリセルが一つのトランジスタと一つのキャパシタより構成された第１実施例の強誘電体メモリ装置と違い差があり、下部電極−下部シード膜−強誘電体膜−上部シード膜−上部電極の構造を成すキャパシタを採用している点においては同一である。従って各構成要素に対する説明は省略する。
【００２９】
第４実施例
図４には本発明の第４実施例による強誘電体の自発分極による半導体の抵抗変化を検出する方式を使用する強誘電体メモリ装置の断面図が示されている。
第４実施例は上下部シード膜３０６、３１０と上下部電極３０４、３１２との間に各々導電性酸化物膜３０５、３１１をさらに具備する点だけが第３実施例と異なる。導電性酸化物膜３０５、３１１を形成する理由は第２実施例で説明した通りである。
【００３０】
＜強誘電体メモリ装置の製造方法＞
本発明の第１実施例による強誘電体メモリ装置の製造方法を図５乃至図７を参照して説明する。
【００３１】
図５を参照すると、半導体基板１００上にゲート絶縁膜１０２、ゲート電極１０４、ソース領域１０６及びドレイン領域１０７を具備するトランジスタを通常の方法を使用して形成する。次いで、結果物全面にＰＳＧ、ＢＰＳＧ、ＴＥＯＳ及びＵＳＧの内、選択された何れか一つの絶縁物質を蒸着した後平坦化して層間絶縁膜１０８を形成する。次に、層間絶縁膜１０８を部分的に蝕刻してソース領域１０６を露出させるコンタクトホールを形成した後、コンタクトホールを導電物質で満たすことによって、トランジスタのソースとキャパシタの下部電極を連結する導電性プラグ１１０を形成する。
【００３２】
次に、導電性プラグ１１２が形成された結果物上にキャパシタの下部電極を形成するための物質を蒸着した後、通常の写真蝕刻工程を使用してパタニングすることによってキャパシタの下部電極１１２を形成する。この際、キャパシタの下部電極１１２は、Ｐｔ、Ｉｒ、ＲｕまたはＲｈのような白金族金属、またはＩｒＯ2 、ＲｕＯ2 、ＲｈＯ2 またはＬａＳｒＣｏＯ3 などの導電性酸化物または白金族金属膜−導電性酸化物膜の二重膜より形成する。
【００３３】
図６を参考すると、下部電極１１２が形成された結果物全面に下部シード膜１１４、強誘電体膜１１６及び上部シード膜１１８を順々に形成する。上部シード膜１１８まで形成した後、結果物全面を熱処理して強誘電体膜１１６のぺロブスカイト構造を結晶化させると同時に安定化させる。
【００３４】
この際、下部シード膜１１４及び上部シード膜１１８は熱処理工程時強誘電体膜１１６が膜全体に亙って均等であり、安定したぺロブスカイト構造に結晶化させて、強誘電体膜１１６の上下部界面特性を同一に形成すべきである。従って上下部シード膜１１４、１１８は強誘電体膜１１６より結晶化温度が低い物質より形成されることが望ましい。また、強誘電体膜１１６と格子定数が類似した物質より形成されることが望ましい。その理由は、熱処理工程時強誘電体膜１１６より上下部のシード膜１１４、１１８がまず結晶化されると、強誘電体膜１１６の上、下から中心方向に結晶化が起こって強誘電体膜１１６の上下部界面が同一に形成されるからである。また、シード膜１１４、１１８はキャパシタのキャパシタンスを考える時強誘電性を有する物質より形成されることがより望ましい。
【００３５】
従って強誘電体膜１１６をＰＺＴとして形成する場合、シード膜１１４、１１８はＰｂＴｉＯ3 、ＴｉＯ2 または強誘電体膜１１６を構成するＰＺＴ膜よりＰｂの含量が豊かでＴｉの組成比が高いＰＺＴを使って形成する。例えば、ＰＺＴ膜で他の構成要素に比べてＰｂの含量が１２０％以上になったりＴｉ／Ｚｒの値が４８／５２より大きい場合、即ち、Ｔｉの組成比が高い場合結晶化がよく起こる。
【００３６】
下部シード膜１１４をＰｂＴｉＯ3 を利用して形成する場合、スパッタリング方法、金属有機化学気相蒸着（ＭＯＣＶＤ）法またはゾル−ゲル方法を利用して形成できる。
ＭＯＣＶＤ方法を使用する場合、ＣＶＤソースとしてテトラエチル鉛及びチタニウムイソプロプオキシド(titanium isopropoxide)を使用する。
ゾル−ゲル方法を使用する場合には、酢酸鉛(lead acetate)及びチタンイソプロプオキシドの混合溶液を回転コーティングして半導体基板１００上に蒸着した後、５００〜７００℃範囲で熱処理して形成する。
下部シード膜１１４は２００Å以下の厚さに形成することが望ましい。
【００３７】
強誘電体膜１１６もスパッタリング方法、金属有機化学気相蒸着方法またはゾル−ゲル方法で形成する。強誘電体膜１１６はぺロブスカイト構造の酸化物、例えばＰＺＴを利用して形成する。
【００３８】
ＰＺＴ膜をスパッタリング方法で蒸着する場合、ＰＺＴターゲット（例：Ｐｂ（Ｚｒ0.6 Ｔｉ0.4 ）Ｏ3 ＋ＰｂＯ（２０モル％）の組成を有するターゲット）を、基板温度を４５０〜６５０℃とし、チャンバ圧力は１〜１０ｍＴｏｒｒに維持しながらアルゴンと酸素が含まれた雰囲気でスパッタリングして蒸着する。
【００３９】
また、ＰＺＴ膜をＣＶＤ方法を利用して蒸着する場合には、ＣＶＤソースとしてテトラエチル鉛、チタンイソプロプオキシド及びジルコニウムブドキシド(zirconium n-butoxide)を主成分として使用し、酸化ガスとしては酸素に二窒化酸素（Ｎ2 Ｏ）が１０〜５０％程度含まれたソースを運搬ガスのアルゴンに載せて基板温度４５０〜８００℃、チャンバ圧力０．１〜１０Ｔｏｒｒに維持されたチャンバの中に流すことによって蒸着する。
上部シード膜１１８は下部シード膜１１４と同じ方法で形成する。
【００４０】
図７を参照すると、下部電極１１２と同じ物質を使用して上部シード膜１１８上に上部電極１２０を形成する。下部電極１１２と同じ物質を使用する理由は、強誘電体膜１１６を基準として上下部構成要素を対称にさせることが奥付け防止に、即ち、強誘電体膜１１６の上下部界面特性を同一にするのに助けになるからである。
【００４１】
最後に通常の写真蝕刻工程を通じて上部電極１２０、上部シード膜１１８、強誘電体膜１１６及び下部シード膜１１４をセル単位でパタニングしてキャパシタセルユニットを完成する。
【００４２】
図面及び詳細な説明で本発明の望ましい実施例が記述され、特定用語が使われたが、これは請求範囲に開示されている発明の範疇であって、これを制限する目的でなく技術的な概念で使われたことである。従って本発明は前記実施例に限らず当業者の水準でその変形及び改良が可能である。
【００４３】
【発明の効果】
本発明による強誘電体メモリ装置には、強誘電体膜の上下部にシード膜を具備する。強誘電体膜の上下部に形成されたシード膜は、強誘電体膜の上下部の界面特性を同一にして強誘電体キャパシタから奥付け現状が発生することを防止する。即ち、上、下シード膜は強誘電体膜の熱処理工程時強誘電体膜より先に結晶化されて、強誘電体膜を上、下から中心方向に結晶化させる。従って強誘電体膜の上下部界面特性が同一になって強誘電体キャパシタの特性が向上する。
【図面の簡単な説明】
【図１】 強誘電体キャパシタに蓄積された電荷量の変化を検出する方式を使用する本発明の第１実施例による強誘電体メモリ装置の断面図である。
【図２】 強誘電体キャパシタに蓄積された電荷量の変化を検出する方式を使用する本発明の第２実施例による強誘電体メモリ装置の断面図である。
【図３】 強誘電体の自発分極による半導体の抵抗変化を検出する方式を使用する本発明の第３実施例による強誘電体メモリ装置の断面図である。
【図４】 強誘電体の自発分極による半導体の抵抗変化を検出する方式を使用する本発明の第４実施例による強誘電体メモリ装置の断面図である。
【図５】 図１に示されている本発明の第１実施例による強誘電体メモリ装置の製造方法を説明するための工程中間段階構造物の断面図である。
【図６】 図１に示されている本発明の第１実施例による強誘電体メモリ装置の製造方法を説明するための工程中間段階構造物の断面図である。
【図７】 図１に示されている本発明の第１実施例による強誘電体メモリ装置の製造方法を説明するための工程中間段階構造物の断面図である。
【符号の説明】
１００ 半導体基板 １０２ ゲート絶縁膜
１０４ ゲート １０６ ソース領域
１０７ ドレイン領域 １０８ 層間絶縁膜
１１０ コンタクトプラグ １１２ 下部電極
１１４ 下部シード膜 １１６ 強誘電体膜
１１８ 上部シード膜 １２０ 上部電極

Claims (18)

  1. 下部電極と、
    前記下部電極上に形成された下部シード膜であって、前記下部シード層上に形成された強誘電体より結晶化温度が低い物質よりなる下部シード膜と、
    前記下部シード膜上に形成された強誘電体膜と、
    前記強誘電体膜上に形成された上部シード膜であって、前記強誘電体より結晶化温度が
    低い物質よりなる上部シード膜と、
    前記上部シード膜上に形成された上部電極よりなる強誘電体キャパシタとを具備することを特徴とする強誘電体メモリ装置。
  2. 前記強誘電体膜は、ＰＺＴ膜であることを特徴とする請求項１に記載の誘電体メモリ装置。
  3. 前記上下部シード膜は、前記強誘電体膜の上下界面特性を同一にするために形成された膜であることを特徴とする請求項１に記載の強誘電体メモリ装置。
  4. 前記上下部シード膜を形成する物質は、前記強誘電体膜を構成する物質より結晶化温度が低い同一の物質であることを特徴とする請求項３に記載の強誘電体メモリ装置。
  5. 前記上下部シード膜を形成する物質は、前記強誘電体膜を構成する物質と格子定数が類似した強誘電体であることを特徴とする請求項４に記載の強誘電体メモリ装置。
  6. 前記上下部シード膜を形成する物質は、各々ＰｂＴｉＯ3 、ＴｉＯ3 または強誘電体膜を構成するＰＺＴよりＰｂの含量が多いか、Ｔｉ／Ｚｒの値が大きいＰＺＴであることを特徴とする請求項３に記載の強誘電体メモリ装置。
  7. 前記上下部電極は、各々白金族金属膜、導電性酸化物膜または白金族金属膜−導電性酸化物膜の二重膜よりなることを特徴とする請求項１に記載の強誘電体メモリ装置。
  8. 前記下部電極とソースが電気的に連結されたトランジスタをさらに具備することを特徴とする請求項１に記載の強誘電体メモリ装置。
  9. 前記下部電極の下のゲート絶縁膜と、
    前記ゲート絶縁膜の下の半導体基板と、
    前記ゲート絶縁膜の縁部に隣接した前記半導体基板の一部領域にソース及びドレイン領域をさらに具備することを特徴とする請求項１に記載の強誘電体メモリ装置。
  10. 白金族金属膜、導電性酸化物膜または白金族金属膜−導電性酸化物膜の二重膜よりなった下部電極と、
    前記下部電極上にＰｂＴｉＯ3 、ＴｉＯ3 またはＰＺＴよりなる下部シード膜であって、前記ＰＺＴは前記下部シード膜上に形成される強誘電体膜用ＰＺＴよりＰｂの含量が多いか、Ｔｉ／Ｚｒの値が大きいＰＺＴの下部シード膜であって、前記強誘電体膜用ＰＺＴより結晶化温度が低い物質よりなる下部シード膜と、
    前記下部シード膜上に形成されたＰＺＴ強誘電体膜と、
    前記ＰＺＴ膜上に形成され、前記下部シード膜と同一物質よりなる上部シード膜であって、前記ＰＺＴより結晶化温度が低い物質よりなる上部シード膜と、
    前記上部シード膜上に形成され、白金族金属膜、導電性酸化物膜または導電性酸化物膜−白金族金属膜の二重膜より形成された上部電極を具備することを特徴とする強誘電体メモリ装置。
  11. 半導体基板上に下部電極を形成する段階と、
    前記下部電極上に前記下部シード層上に形成される強誘電体より結晶化温度が低い物質よりなる下部シード膜を形成する段階と、
    前記下部シード膜上に強誘電体膜を形成する段階と、
    前記強誘電体膜上に前記強誘電体より結晶化温度が低い物質よりなる上部シード膜を形成する段階と、
    前記上部シード膜が形成された結果物を熱処理する段階と、
    前記上部シード膜上に上部電極を形成する段階とを具備することを特徴とする強誘電体メモリ装置の製造方法。
  12. 前記強誘電体膜を形成する段階は、ＰＺＴ膜を使用して強誘電体膜を形成することを特徴とする請求項１１に記載の強誘電体メモリ装置の製造方法。
  13. 前記下部シード膜を形成する段階及び前記上部シード膜を形成する段階は、前記強誘電体膜を構成する物質より結晶化温度が低い物質を使用して前記上下部シード膜を形成することを特徴とする請求項１１に記載の強誘電体メモリ装置の製造方法。
  14. 前記下部シード膜を形成する段階及び前記上部シード膜を形成する段階は、前記強誘電体膜を構成する物質と格子定数が類似した強誘電体を使用して前記上下部シード膜を形成することを特徴とする請求項１１に記載の強誘電体メモリ装置の製造方法。
  15. 前記下部シード膜を形成する段階及び前記上部シード膜を形成する段階は、各々ＰｂＴｉＯ3 、ＴｉＯ3 または前記強誘電体膜を構成するＰＺＴよりＰｂの含量が多いか、Ｔｉ／Ｚｒの値が大きいＰＺＴを使用して前記上下部シード膜を形成することを特徴とする請求項１３に記載の強誘電体メモリ装置の製造方法。
  16. 前記下部電極を形成する段階は、白金族金属膜、導電性酸化物膜または白金族金属膜−導電性酸化物膜の二重膜を使って下部電極を形成し、
    前記の上部電極を形成する段階は、白金族金属膜、導電性酸化物膜または導電性酸化物膜−白金族金属膜の二重膜を使って上部電極を形成することを特徴とする請求項１１に記載の強誘電体メモリ装置の製造方法。
  17. 前記下部電極を形成する段階前に、
    前記下部電極とソースが電気的に連結されたトランジスタを形成する段階をさらに具備することを特徴とする請求項１１に記載の強誘電体メモリ装置の製造方法。
  18. 前記下部電極を形成する段階前に、半導体基板を提供する段階と、
    前記半導体基板上にゲート絶縁膜を形成する段階をさらに具備し、
    前記上部電極を形成する段階後に前記ゲート絶縁膜の縁部に隣接した前記半導体基板の一部領域にソース及びドレイン領域を形成する段階をさらに具備することを特徴とする請求項１１に記載の強誘電体メモリ装置の製造方法。
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