KR100408410B1 - 엠아이엠(ｍｉｍ) 커패시터를 갖는 반도체 소자 및 그제조 방법 - Google Patents

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Abstract

본 발명의 반도체 소자는 반도체 기판 상에 제1 콘택홀을 갖는 층간 절연막이 형성되어 있다. 상기 제1 콘택홀의 내벽 및 바닥에 배리어막이 형성되어 있고, 상기 제1 콘택홀에 매몰되고 금속막으로 이루어진 콘택 플러그가 형성되어 있다. 상기 층간 절연막 상에 상기 배리어막 및 콘택 플러그를 노출하는 제2 콘택홀을 갖는 습식 식각 방지막 패턴 및 하부 몰드막 패턴이 형성되어 있다. 상기 제2 콘택홀의 내부 및 상측으로 상기 콘택 플러그를 구성하는 금속막와 동일한 금속막으로 이루어진 커패시터의 하부 전극이 형성되어 있다. 상기 하부 전극 상에 유전막 및 금속막으로 구성된 커패시터의 상부 전극이 형성되어 MIM 커패시터를 구성한다. 상기 콘택 플러그와 하부 전극은 일체형으로 구성될 수 있다. 상기 콘택 플러그 및 하부 전극을 구성하는 금속막은 백금족 금속막, 예컨대 Pt, Ru 또는 Ir로 구성될 수 있다. 특히, 본 발명의 반도체 소자는 콘택홀에 매립되는 콘택 플러그를 하부 전극과 동일한 금속막으로 형성하여 층간 절연막에 크랙이 발생하지 않으면서 콘택 플러그에도 씸(seam)의 발생을 억제할 수 있다.

Description

엠아이엠(ＭＩＭ) 커패시터를 갖는 반도체 소자 및 그 제조 방법{Semiconductor device having MIM capacitor and fabrication method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 MIM(Metal-Insulator-Metal) 커패시터를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 증가함에 따라 종래의 MIS(Metal-Insulator-Semiconductor) 커패시터는 유전막과 폴리실리콘막 사이에 저유전막이 형성되어 원하는 커패시턴스(capacitance)를 얻을 수 없게 되었다. 이에 따라, 상기 MIS 커패시터를 대체할 수 있는 MIM 커패시터에 대한 필요성이 커지고 있다.
도 1은 종래 기술의 일 예에 의한 MIM 커패시터를 갖는 반도체 소자를 개략적으로 도시한 단면도이다.
구체적으로, 반도체 기판(11), 예컨대 실리콘 기판 상의 층간 절연막(13) 내에 콘택 플러그(15)가 형성되어 있다. 상기 콘택 플러그(15)는 통상 배리어막으로 이용되는 TiN막으로 형성한다. 상기 콘택 플러그(15) 상에는 MIM 커패시터(23)가 형성되어 있다. 상기 콘택 플러그(15)는 MIM 커패시터(23)에 전하를 축적하거나 방출하기 위해서 MIM 커패시터(23)를 구동 트랜지스터(도시 안 함)와 연결시키는 역할을 수행한다. 상기 MIM 커패시터(23)는 하부 전극(17), 유전막(19) 및 상부 전극(21)으로 구성된다. 상기 하부 전극(17) 및 상부 전극(21)은 Pt나 Ru와 같은 금속막으로 형성하고, 상기 유전막(19)은 Ta2O5막으로 형성한다.
그런데, 도 1에 도시한 종래의 MIM 커패시터(23)는 콘택 플러그(15)인 TiN막의 증착중에 발생하는 스트레스 때문에 층간 절연막(13)에 크랙(crack)이 발생하는 문제점이 있다. 또한, 도 1에 도시한 종래의 MIM 커패시터(23)는 콘택 플러그(15)인 TiN막의 단차 피복성 불량으로 인하여 콘택플러그(15)인 TiN막을 증착한 후 화학기계적연마법으로 평탄화하면, 콘택 플러그(15)인 TiN막의 내부가 움푹 파이는 씸(seam)이 형성되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 층간 절연막에 크랙이 없고 콘택 플러그에 씸이 발생되지 않는 MIM 커패시터를 갖는 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 층간 절연막에 크랙을 발생시키지 않고 콘택 플러그에도 씸을 발생시키지 않는 MIM 커패시터를 갖는 반도체 소자의 제조 방법을 제공하는 데 있다.
도 1은 종래 기술의 일 예에 의한 MIM 커패시터를 갖는 반도체 소자를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 단면도이다.
도 3은 본 발명의 제2 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 단면도이다.
도 4는 본 발명의 제3 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 단면도이다.
도 5는 본 발명의 제4 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 단면도이다.
도 6a 내지 도 6g는 도 2에 도시한 본 발명의 제1 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7c는 도 3에 도시한 본 발명의 제2 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8f는 도 4에 도시한 본 발명의 제3 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9c는 도 5에 도시한 본 발명의 제4 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자는 반도체 기판 상에 제1 콘택홀을 갖는 층간 절연막이 형성되어 있다. 상기 제1 콘택홀의 내벽 및 바닥에 배리어막이 형성되어 있고, 상기 제1 콘택홀에 매몰되고 금속막으로 이루어진 콘택 플러그가 형성되어 있다. 상기 층간 절연막 상에 상기 배리어막 및 콘택 플러그를 노출하는 제2 콘택홀을 갖는 습식 식각 방지막 패턴 및 하부 몰드막 패턴이 형성되어 있다. 상기 제2 콘택홀의 내부 및 상측으로 상기 콘택 플러그를 구성하는 금속막와 동일한 금속막으로 이루어진 커패시터의 하부 전극이 형성되어 있다. 상기 하부 전극 상에 유전막이 형성되어 있고, 상기 유전막 상에 금속막으로 커패시터의 상부 전극이 형성되어 MIM 커패시터를 구성한다.
상기 콘택 플러그와 하부 전극은 일체형으로 구성될 수 있다. 상기 콘택 플러그 및 하부 전극을 구성하는 금속막은 백금족 금속막, 예컨대 Pt, Ru 또는 Ir로 구성될 수 있다. 상기 커패시터의 하부 전극은 스택형 또는 실린더형으로 구성될 수 있다. 상기 유전막은 Al2O3, Ta2O5, TiO,(Ba, Sr)TiO3, Pb(Zr,Ti)O3또는 (Pb, La)(Zr, Ti)O3으로 이루어진 막으로 구성될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 반도체 소자의 제조방법은, 반도체 기판 상에 제1 콘택홀을 갖는 층간 절연막을 형성한 후, 상기 콘택홀의 내벽 및 바닥에 배리어막을 형성하는 단계를 포함한다. 상기 층간 절연막 상에 상기 배리어막을 노출하는 제2 콘택홀을 갖는 상부 몰드막 패턴, 습식 식각 방지막 패턴 및 하부 몰드막 패턴을 형성한다. 상기 제1 콘택홀 및 제2 콘택홀 내에 금속막으로 일체형의 콘택 플러그 및 커패시터의 하부 전극을 형성한다. 상기 습식 식각 방지막 패턴을 식각 방지막으로 하여 상기 상부 몰드막 패턴을 제거한 후, 상기 하부 전극 상에 유전막과 금속막으로 커패시터의 상부 전극을 형성한다.
상기 일체형의 콘택 플러그 및 커패시터의 하부 전극은 상기 제1 콘택홀 내에 금속막을 형성한 후 열처리하여 상기 제1 콘택홀에 완벽히 매립되는 콘택 플러그를 형성한 다음, 상기 콘택 플러그 상의 상기 제2 콘택홀을 상기 금속막과 동일한 금속막으로 매립하여 얻어질 수 있다. 상기 커패시터의 하부 전극은 스택형 또는 실린더형으로 형성할 수 있다. 상기 콘택 플러그 및 커패시터의 하부 전극을 구성하는 금속막은 백금족 금속막으로 형성할 수 있다.
또한, 본 발명의 다른 예에 의한 반도체 소자의 제조방법은, 반도체 기판 상에 제1 콘택홀을 갖는 층간 절연막을 형성한 후, 상기 제1 콘택홀의 내벽 및 바닥에 배리어막을 형성하는 단계를 포함한다. 상기 제1 콘택홀 내의 배리어막 상에 금속막을 매립하여 콘택 플러그를 형성한다. 상기 층간 절연막 상에 상기 배리어막 및 콘택 플러그를 노출하는 제2 콘택홀을 갖는 상부 몰드막 패턴, 습식 식각 방지막 패턴 및 하부 몰드막 패턴을 형성한다. 상기 제2 콘택홀 내에 상기 콘택 플러그와 동일한 금속막을 형성하여 커패시터의 하부 전극을 형성한다. 상기 습식 식각 방지막 패턴을 식각 방지막으로 하여 상기 상부 몰드막 패턴을 제거한다. 상기 하부 전극 상에 유전막을 형성한 다음, 상기 유전막 상에 금속막으로 커패시터의 상부 전극을 형성한다.
상기 콘택 플러그 및 커패시터의 하부 전극을 구성하는 금속막은 백금족 금속막으로 형성할 수 있다. 상기 커패시터의 하부 전극은 스택형 또는 실린더형으로 형성할 수 있다.
상술한 본 발명의 반도체 소자는 콘택홀에 매립되는 콘택 플러그를 종래와같이 TiN막으로 구성하지 않고 하부 전극과 동일한 금속막으로 형성하여 층간 절연막에 크랙이 발생하지 않으면서 원천적으로 콘택 플러그에도 씸(seam)이 발생되지 않는다. 더하여, 본 발명의 반도체 소자는 콘택홀의 내벽 및 바닥에 배리어막을 형성하여 콘택 플러그와의 접촉성(adhesion)을 좋게 하고 콘택 저항(contact resistance)을 낮출 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 2는 본 발명의 제1 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 단면도이다.
구체적으로, 반도체 기판(101), 예컨대 실리콘 기판 상에 상기 반도체 기판(101)의 일부분을 노출시키는 콘택홀(105)을 갖는 층간 절연막(103)이 형성되어 있다. 상기 층간 절연막(103)은 실리콘 산화막으로 형성한다. 상기 콘택홀(105)의 내벽 및 바닥에는 배리어막(107)이 형성되어 있다. 다시 말해서, 상기 배리어막(107)으로 콘택홀(105)의 일부분을 채운다. 특히, 본 발명의배리어막(107)을 콘택홀(105)의 내벽 및 바닥에 형성하는 이유는 후에 형성되는 콘택 플러그(119a)와의 접촉성(adhesion)을 좋게 하고 콘택 저항(contact resistance)을 낮추기 위함이다. 상기 배리어막(107)은 TiN막, TiSiN막, TiAlN막, TaN막, TaSiN막 또는 TaAlN막으로 형성한다.
상기 콘택홀(105)에는 금속막으로 이루어진 콘택 플러그(119a)가 형성되어 있고, 상기 콘택 플러그(119a) 상에는 커패시터의 하부 전극(119b)이 형성되어 있다. 상기 콘택 플러그(119a) 및 하부 전극(119b)은 일체형으로 구성되어 있다. 상기 콘택 플러그(119a) 및 하부 전극(119b)을 구성하는 금속막은 백금족 금속막으로 형성한다. 상기 백금족 금속막은 Pt, Ru, 또는 Ir을 이용한다. 상기 하부 전극(119b)은 스택형(stack type)으로 구성되어 있다. 이렇게 콘택홀(105)에 매립되는 콘택 플러그(119a)를 종래와 같이 TiN막으로 구성하지 않고 하부 전극(119b)과 동일한 금속막으로 형성하기 때문에, 종래와 같이 층간 절연막에 크랙이 발생하지 않으면 원천적으로 콘택 플러그에도 씸(seam)이 발생되지 않는다.
상기 층간 절연막(103)의 상면 및 하부 전극(119b)의 양측면에는 하부 몰드막 패턴(111a) 및 습식 식각 방지막 패턴(113a)이 형성되어 있다. 상기 하부 몰드막 패턴(111a)은 하부 전극(119b)을 안정되게 형성하는데 도움을 주며, 상기 습식 식각 방지막 패턴(113a)은 커패시터 제조공정에서 상기 하부 몰드막 패턴(111a)이나 층간 절연막(103)을 보호한다.
상기 하부 전극(119b) 상에는 유전막(121)이 형성되어 있다. 상기 유전막(121)은 Al2O3, Ta2O5, TiO,(Ba, Sr)TiO3, Pb(Zr,Ti)O3또는 (Pb, La)(Zr,Ti)O3을 이용한다. 상기 유전막(121) 상에는 금속막으로 상부 전극(123)이 형성되어 있다. 상기 상부 전극용 금속막은 백금족 금속막으로 구성한다. 상기 백금족 금속막은 Pt, Ru 또는 Ir을 이용한다. 결과적으로, MIM 커패시터는 하부 전극(119b), 유전막(121) 및 상부 전극(123)으로 구성된다. 그리고, 상기 콘택 플러그(119a)는 MIM 커패시터에 전하를 축적하거나 방출하기 위해서 MIM 커패시터를 구동 트랜지스터(도시 안 함)와 연결시킨다.
도 3은 본 발명의 제2 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 단면도이다.
구체적으로, 도 3에서, 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 3의 본 발명의 제2 실시예에 의한 반도체 소자는 도 2의 제1 실시예에 의한 반도체 소자와 비교하여, 제1 콘택홀(105)의 내벽 및 바닥에 형성되는 배리어막(207)의 두께가 두껍고 커패시터의 하부 전극(219b)이 실린더형으로 형성하는 것을 제외하고는 동일하다.
이렇게 제1 콘택홀(105)의 내벽 및 바닥에 형성되는 배리어막(207)의 두께를 두껍게 할 경우에는 콘택 플러그(219a)로 제1 콘택홀(105)을 용이하게 매립할 수 있다. 그리고, 커패시터의 하부 전극(219b)이 실린더형으로 할 경우에는 커패시턴스를 향상시킬 수 있다.
도 4는 본 발명의 제3 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 단면도이다.
구체적으로, 도 4에서, 도 2 및 도 3과 동일한 참조번호는 동일한 부재를 나타낸다. 도 4의 본 발명의 제3 실시예에 의한 반도체 소자는 도 2의 제1 실시예에 의한 반도체 소자와 비교하여, 제1 콘택홀(105) 내에 형성되는 배리어막(207)의 두께가 두껍고, 콘택 플러그(319a)와 커패시터의 하부 전극(319b)이 일체형으로 구성되지 않은 것을 제외하고는 동일하다.
도 5는 본 발명의 제4 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 단면도이다.
구체적으로, 도 5에서, 도 2 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낸다. 도 5의 본 발명의 제4 실시예에 의한 반도체 소자는 도 4의 제3 실시예에 의한 반도체 소자와 비교하여, 커패시터의 하부 전극(41a)이 실린더형으로 형성된 것을 제외하고는 동일하다.
이하에서는 본 발명에 의한 MIM 커패시터를 갖는 반도체 소자의 제조방법에 대하여 설명한다.
도 6a 내지 도 6g는 도 2에 도시한 본 발명의 제1 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 반도체 기판(101), 예컨대 실리콘 기판 상에 층간 절연막(103)을 형성한다. 상기 층간 절연막(103)은 실리콘 산화막을 이용하여 형성한다. 이어서, 상기 층간 절연막(103)을 사진식각공정을 이용하여 패터닝함으로써 제1 콘택홀(105)을 형성한다. 계속하여, 상기 제1 콘택홀(105)이 형성된 반도체 기판(101)의 전면에 배리어막(107)을 형성한다. 상기 배리어막(107)은 상기 제1 콘택홀(105)을 채우지 않고 얇은 두께로 제1 콘택홀(105)의 바닥, 내벽 및 층간절연막(103)의 상면에 형성된다. 상기 배리어막(107)은 TiN막, TiSiN막, TiAlN막, TaN막, TaSiN막 또는 TaAlN막으로 형성한다.
도 6b 및 도 6c를 참조하면, 제1 콘택홀(105)을 충분히 매립하도록 반도체 기판(101)의 전면에 제1 희생막(109)을 형성한다. 즉, 제1 희생막(109)은 제1 콘택홀(105)을 매립함과 아울러 상기 층간 절연막(103) 상에 형성된다. 상기 제1 희생막(109)은 유동성 산화막(flowable oxide film)을 이용하여 형성한다.
이어서, 상기 층간 절연막(103)의 상면을 식각저지점으로 하여 제1 희생막(109)을 평탄화하여 제1 콘택홀(105)의 내부에만 제1 희생막(109)을 남긴다. 상기 제1 희생막(109)의 평탄화는 화학기계적연마방법을 이용하여 수행한다. 상기 제1 희생막(109)의 평탄화시 상기 층간 절연막(103)의 상면에 형성된 배리어막(109)도 식각된다. 결과적으로, 콘택홀(105)의 내벽 및 바닥에만 배리어막(107)이 형성됨으로써 셀 별로 배리어막(107)이 분리된다.
도 6d를 참조하면, 상기 제1 희생막(109) 및 층간 절연막(103) 상에 하부 몰드막(111, lower mold layer)을 형성한다. 상기 하부 몰드막(111)은 실리콘 산화막을 이용하여 형성한다. 상기 하부 몰드막(111)은 후속의 커패시터의 하부 전극이 안정되게 형성되는데 도움을 주기 위하여 형성한다.
상기 하부 몰드막(111) 상에 습식 식각 방지막(113)을 형성한다. 습식 식각 방지막(113)은 상기 하부 몰드막(111)이나 층간 절연막(103)을 보호하기 위하여 형성한다. 상기 습식 식각 방지막(113)은 실리콘 질화막, 탄탈륨 산화막 또는 그 조합막을 이용하여 형성한다. 상기 습식 식각 방지막(113) 상에 상부 몰드막(115)을형성한다. 상기 상부 몰드막(115)은 실리콘 산화막을 이용하여 형성한다.
도 6e를 참조하면, 상기 상부 몰드막(115), 습식 식각 방지막(113) 및 하부 몰드막(111)을 패터닝하여 상기 제1 희생막(109) 상부를 노출하는 제2 콘택홀(117)을 형성한다. 이렇게 되면, 상기 층간 절연막(103) 상에는 상부 몰드막 패턴(115a), 습식 식각 방지막 패턴(113a) 및 하부 몰드막 패턴(111a)이 형성된다.
계속하여, 상기 제1 콘택홀(105) 내에 형성된 제1 희생막(109)을 습식식각방법으로 제거한다. 상기 제1 콘택홀(105) 내에 형성된 제1 희생막(109)은 유동성 산화막으로 형성되기 때문에 층간 절연막(103)이나 상하부 몰드막(111, 115)에 비하여 식각속도가 빠르다. 따라서, 상기 제1 콘택홀(105)에 내에 형성된 제1 희생막(109)은 층간 절연막(103)이나 상하부 몰드막(115)의 손상을 최소화하면서 제거할 수 있다. 결과적으로, 제1 콘택홀(105) 내에 형성되어 있는 배리어막(107)이 노출된다.
도 6f를 참조하면, 제1 콘택홀(105) 및 제2 콘택홀(117)이 형성된 반도체 기판의 전면에 금속막을 형성한 후 고온에서 열처리하여 리플로우시킴으로써 상기 제1 콘택홀(105)을 완전하게 매립되는 콘택 플러그(119a)를 형성한다. 이렇게 금속막을 형성한 후 열처리하여 리플로우하는 이유는 금속막 형성시 단차 피복성의 불량으로 인하여 금속막 내부에 발생하는 씸(seam)을 억제하기 위함이다. 상기 콘택플러그(119a)를 구성하는 금속막은 백금족 금속막으로 형성한다. 상기 백금족 금속막은 Pt, Ru 또는 Ir을 이용한다.
도 6g를 참조하면, 상기 제1 콘택홀(105)에 매립된 콘택 플러그(119a) 상의제2 콘택홀(117)에 상기 콘택 플러그(119a)를 형성한 금속막과 동일한 금속막을 매립하여 형성함으로써 스택형의 커패시터 하부 전극(119b)을 형성한다. 상기 하부 전극용 금속막은 백금족 금속막으로 형성한다. 상기 백금족 금속막은 Pt, Ru 또는 Ir을 이용한다. 결과적으로, 제1 콘택홀(105) 및 제2 콘택홀(117)에 콘택 플러그(119a) 및 하부 전극(119b)이 매립되어 형성된다.
도 6h를 참조하면, 상기 습식 식각 방지막 패턴(113a)을 식각 방지막으로 하여 상부 몰드막 패턴(115a)을 습식식각으로 제거한다. 상기 상부 몰드막 패턴(115a)의 습식 식각은 산화막 식각액, 예컨대 BOE(Buffered Oxide Etchant)를 이용하여 수십 내지 수백 초간 수행한다.
계속하여, 도 2에 도시한 바와 같이 상기 스택형의 하부 전극(119b)이 형성된 반도체 기판(101)의 전면에 유전막(121)을 형성한다. 상기 유전막(121)은 Al2O3, Ta2O5, TiO,(Ba, Sr)TiO3, Pb(Zr, Ti)O3또는 (Pb, La)(Zr, Ti)O3을 이용하여 형성한다. 상기 유전막(121) 상에 금속막으로 상부 전극(123)을 형성함으로써 MIM 커패시터를 갖는 반도체 소자를 완성한다. 상기 상부 전극용 금속막은 백금족 금속막으로 형성한다. 상기 백금족 금속막은 Pt, Ru 또는 Ir을 이용하여 형성한다.
도 7a 내지 도 7c는 도 3에 도시한 본 발명의 제2 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 7a 내지 도 7c에서, 도 6a 내지 도 6h와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 3의 본 발명의 제2 실시예에 의한 반도체 소자의 제조방법은도 2의 제1 실시예에 의한 반도체 소자의 제조방법과는 제1 콘택홀(105) 내에 형성되는 배리어막(207)의 두께와, 커패시터의 하부 전극(219b)이 실린더형으로 형성하는 것을 제외하고는 동일하다.
먼저, 도 6a 내지 도 6e의 공정과 동일하게 진행한다. 이때, 도 7a에 도시한 바와 같이 배리어막(207)의 두께를 제1 실시예의 배리어막(107)보다 두껍게 형성한다. 이렇게 두껍게 형성하면 후 공정에서 제1 콘택홀(105)을 금속막으로 용이하게 매립할 수 있다. 계속하여, 도 7a 내지 도 7c의 공정을 진행한다.
도 7a를 참조하면, 제1 콘택홀(105)의 내벽 및 바닥에 배리어막(207)이 형성된 반도체 기판(101)의 전면에 상기 제1 콘택홀(105)을 매립하면서 금속막(219)을 형성한다. 상기 금속막(219)은 콘택 플러그 및 하부 전극용으로 이용된다. 상기 금속막(219)은 제1 콘택홀(105)을 매립하면서 제2 콘택홀(117)의 바닥 및 내벽과 상부 몰드막 패턴(115a)의 표면 상에 형성되며, 제2 콘택홀(117)은 금속막(219)으로 매립되지 않는다.
계속하여, 금속막(219)이 형성된 반도체 기판(101)의 전면에 제2 콘택홀(117)을 충분히 매립하도록 제2 희생막(223)을 형성한다. 상기 제2 희생막(223)은 유동성 산화막으로 형성한다.
도 7b를 참조하면, 상기 상부 몰드막 패턴(115a)을 식각 저지막으로 하여 상기 제2 희생막(223)을 평탄화하여 상기 제2 콘택홀(117) 내에만 제2 희생막(223)을 남긴다. 이때, 상기 상부 몰드막 패턴(115a) 상면에 형성된 금속막(219)은 식각된다. 상기 제2 희생막(223)의 평탄화는 화학기계적연마법으로 진행한다. 결과적으로, 제1 콘택홀(105)을 매몰하도록 콘택 플러그(219a)가 형성되고, 제2 콘택홀(117)의 내벽 및 바닥에는 실린더형의 커패시터 하부 전극(219b)이 형성된다.
도 7c를 참조하면, 상기 제2 콘택홀(117) 내에 남겨진 제2 희생막(223)을 제거한다. 이어서, 상기 습식 식각 방지막 패턴(111a)을 식각 방지막으로 하여 상부 몰드막 패턴(115a)을 제거한다. 물론, 제2 콘택홀(117)에 남겨진 제2 희생막(223)은 유동성 산화막으로 형성되기 때문에 상부 몰드막 패턴(115a)과 제2 희생막(223)을 동시에 식각할 수도 있다.
계속하여, 도 3에 도시한 바와 같이 상기 하부 전극(219b)이 형성된 반도체 기판(101)의 전면에 유전막(121) 및 상부 전극(123)을 형성함으로써 MIM 커패시터를 갖는 반도체 소자를 완성한다.
도 8a 내지 도 8f는 도 4에 도시한 본 발명의 제3 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 8a 내지 도 8f에서, 도 6a 내지 도 6h와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 4의 본 발명의 제3 실시예에 의한 반도체 소자의 제조방법은 도 2의 제1 실시예에 의한 반도체 소자의 제조방법과 비교하여 제1 콘택홀(105) 내에 형성되는 배리어막(207)의 두께가 다르고, 콘택 플러그(319a)와 커패시터의 하부 전극(319b)을 따로 형성하는 것을 제외하고는 동일하다.
도 8a를 참조하면, 반도체 기판(101), 예컨대 실리콘 기판 상에 층간 절연막(103)을 형성한다. 상기 층간 절연막(103)은 실리콘 산화막을 이용하여 형성한다. 이어서, 상기 층간 절연막(103)을 사진식각공정을 이용하여 패터닝함으로써 제1 콘택홀(105)을 형성한다.
다음에, 상기 제1 콘택홀(105)이 형성된 반도체 기판(101)의 전면에 배리어막(207)을 형성한다. 상기 배리어막(207)은 상기 제1 콘택홀을 채우지 않으나 도 6a의 배리어막(107)보다 두껍게 제1 콘택홀(105)의 바닥, 내벽 및 층간 절연막(103)의 상면에 형성된다. 상기 배리어막(207)은 TiN막, TiSiN막, TiAlN막, TaN막, TaSiN막 또는 TaAlN막으로 형성한다.
계속하여, 제1 콘택홀(105)을 충분히 매립하도록 반도체 기판(101)의 전면에콘택 플러그용 금속막(319)을 형성한다. 상기 콘택 플러그용 금속막(319)은 백금족 금속막으로 형성한다. 상기 백금족 금속막은 Pt, Ru 또는 Ir을 이용한다.
도 8b를 참조하면, 상기 콘택 플러그용 금속막(319) 및 배리어막(207)을 상기 층간 절연막(103)의 표면을 식각 저지점으로 하여 평탄화한다. 상기 평탄화는 화학기계적연마방법을 이용하여 수행한다. 이렇게 되면, 제1 콘택홀(105) 내의 바닥 및 내벽에 배리어막(207)이 남게되며, 상기 배리어막(207) 상의 제1 콘택홀(105) 내에는 콘택 플러그(319a)가 형성된다. 따라서, 셀 별로 배리어막(207) 및 콘택 플러그(319a)가 분리된다.
도 8c를 참조하면, 상기 콘택 플러그(319a), 배리어막(207) 및 층간 절연막(103) 상에 하부 몰드막(111, lower mold layer), 습식 식각 방지막(113) 및 상부 몰드막(115)을 형성한다. 상기 하부 몰드막(111), 습식 식각 방지막(113), 및 상부 몰드막(115)의 도 6d에서 설명한 바와 같은 물질로 형성하고, 그 기능도 동일하다.
도 8d를 참조하면, 상기 상부 몰드막(115), 습식 식각 방지막(113) 및 하부 몰드막(111)을 패터닝하여 상기 콘택 플러그(319a) 및 배리어막(207)의 상부를 노출하는 제2 콘택홀(117)을 형성한다. 이렇게 되면, 상기 층간 절연막(103) 상에는 상부 몰드막 패턴(115a), 습식 식각 방지막 패턴(113a) 및 하부 몰드막 패턴(111a)이 형성된다.
도 8e를 참조하면, 제2 콘택홀(117)에 상기 콘택 플러그(319a)를 형성한 금속막과 동일한 금속막을 매립함으로써 스택형의 커패시터 하부 전극(319b)을 형성한다. 상기 하부 전극용 금속막은 백금족 금속막으로 형성한다. 상기 백금족 금속막은 Pt, Ru 또는 Ir을 이용한다. 결과적으로, 제1 콘택홀(105) 및 제2 콘택홀(117)에 콘택 플러그(319a) 및 하부 전극(319b)이 매립되어 형성된다.
도 8f를 참조하면, 도 6h와 같이 상기 습식 식각 방지막 패턴(113a)을 식각 방지막으로 하여 상부 몰드막 패턴(115a)을 습식식각으로 제거한다. 계속하여, 도 4에 도시한 바와 같이 상기 하부 전극(319b)이 형성된 반도체 기판(101)의 전면에 유전막(121) 및 상부 전극(123)을 형성함으로써 MIM 커패시터를 갖는 반도체 소자를 완성한다.
도 9a 내지 도 9c는 도 5에 도시한 본 발명의 제4 실시예에 의한 MIM 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 9a 내지 도 9c에서, 도 8a 내지 도 8f와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 4의 본 발명의 제4 실시예에 의한 반도체 소자의 제조방법은도 3의 제3 실시예에 의한 반도체 소자의 제조방법과는 커패시터의 하부 전극(419a)이 실린더형으로 형성하는 것을 제외하고는 동일하다.
먼저, 도 8a 내지 도 8d의 공정과 동일하게 진행한다. 계속하여, 도 9a 내지 도 9c의 공정을 진행한다.
도 9a를 참조하면, 상기 콘택 플러그(319a) 및 배리어막(207)의 상부를 노출하는 제2 콘택홀(117)이 형성된 반도체 기판(101)의 전면에 하부 전극용 금속막(419)을 형성한다. 상기 금속막(219)은 제2 콘택홀(117)의 바닥 및 내벽과 상부 몰드막 패턴(115a)의 표면 상에 형성되며, 제2 콘택홀(117)은 금속막(419)으로 매립되지 않는다.
계속하여, 금속막(419)이 형성된 반도체 기판(101)의 전면에 제2 콘택홀(117)을 충분히 매립하도록 희생막(421)을 형성한다. 상기 희생막(421)은 유동성 산화막으로 형성한다.
도 9b를 참조하면, 상기 상부 몰드막 패턴(115a)을 식각 저지막으로 하여 상기 희생막(421)을 평탄화하여 상기 제2 콘택홀(117) 내에만 희생막(421)을 남긴다. 이때, 상기 상부 몰드막 패턴(115a) 상면에 형성된 금속막(419)은 식각된다. 상기 제3 희생막(421)의 평탄화는 화학기계적연마법으로 진행한다. 결과적으로, 제2 콘택홀(117)의 내벽 및 바닥에는 커패시터의 하부 전극(419a)이 형성된다.
도 9c를 참조하면, 상기 제2 콘택홀(117) 내에 남겨진 희생막(421)을 제거한다. 이어서, 상기 습식 식각 방지막 패턴(113a)을 식각 방지막으로 하여 상부 몰드막 패턴(115a)을 제거한다. 물론, 제2 콘택홀(117)에 남겨진 희생막(421)은 유동성산화막으로 형성되기 때문에 상부 몰드막 패턴(115a)과 희생막(421)을 동시에 식각할 수도 있다. 계속하여, 도 5에 도시한 바와 같이 상기 하부 전극(419a)이 형성된 반도체 기판(101)의 전면에 유전막(121) 및 상부 전극(123)을 형성함으로써 MIM 커패시터를 갖는 반도체 소자를 완성한다.
상술한 바와 같이 본 발명의 반도체 소자는 콘택홀에 매립되는 콘택 플러그를 종래와 같이 TiN막으로 구성하지 않고 하부 전극과 동일한 금속막으로 형성하기 때문에, 종래와 같이 층간 절연막에 크랙이 발생하지 않으면서 원천적으로 콘택 플러그에도 씸(seam)이 발생되지 않는다.
더하여, 본 발명의 반도체 소자는 콘택홀의 내벽 및 바닥에 배리어막을 형성하여 콘택 플러그와의 접촉성(adhesion)을 좋게 하고 콘택 저항(contact resistance)을 낮출 수 있다.

Claims (20)

  1. 반도체 기판 상에 형성된 제1 콘택홀을 갖는 층간 절연막;
    상기 제1 콘택홀의 내벽 및 바닥에 형성된 배리어막;
    상기 제1 콘택홀에 매몰되고 금속막으로 이루어진 콘택 플러그;
    상기 층간 절연막 상에 형성되고 상기 배리어막 및 콘택 플러그를 노출하는 제2 콘택홀을 갖는 습식 식각 방지막 패턴 및 하부 몰드막 패턴;
    상기 제2 콘택홀의 내부 및 상측으로 형성되고 상기 콘택 플러그를 구성하는 금속막와 동일한 금속막으로 이루어진 커패시터의 하부 전극;
    상기 하부 전극 상에 형성된 유전막; 및
    상기 유전막 상에 금속막으로 형성된 커패시터의 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 배리어막은 TiN막, TiSiN막, TiAlN막, TaN막, TaSiN막 또는 TaAlN막으로 구성되는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 콘택 플러그와 하부 전극은 일체형으로 구성되는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 콘택 플러그와 하부 전극을 구성하는 금속막은 백금족 금속막으로 구성되는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서, 상기 백금족 금속막은 Pt, Ru 또는 Ir로 이루어진 막으로 구성되는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 커패시터의 하부 전극은 스택형 또는 실린더형으로 구성되는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 유전막은 Al2O3, Ta2O5, TiO,(Ba, Sr)TiO3, Pb(Zr,Ti)O3또는 (Pb, La)(Zr, Ti)O3으로 이루어진 막으로 구성되는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 상에 제1 콘택홀을 갖는 층간 절연막을 형성하는 단계;
    상기 콘택홀의 내벽 및 바닥에 배리어막을 형성하는 단계;
    상기 층간 절연막 상에 상기 배리어막을 노출하는 제2 콘택홀을 갖는 상부 몰드막 패턴, 습식 식각 방지막 패턴 및 하부 몰드막 패턴을 형성하는 단계;
    상기 제1 콘택홀 및 제2 콘택홀 내에 금속막으로 일체형의 콘택 플러그 및 커패시터의 하부 전극을 형성하는 단계; 및
    상기 습식 식각 방지막 패턴을 식각 방지막으로 하여 상기 상부 몰드막 패턴을 제거하는 단계;
    상기 하부 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 금속막으로 커패시터의 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 배리어막은 TiN막, TiSiN막, TiAlN막, TaN막, TaSiN막 또는 TaAlN막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제8항에 있어서, 상기 배리어막을 노출하는 상부 몰드막 패턴, 습식 식각 방지막 패턴 및 하부 몰드막 패턴을 형성하는 단계는,
    상기 배리어막이 형성된 제1 콘택홀 내에 희생막을 형성하는 단계와, 상기 희생막 및 층간 절연막 상에 하부 몰드막, 습식 식각 방지막 및 상부 몰드막을 순차적으로 형성하는 단계와, 상기 상부 몰드막, 습식 식각 방지막 및 하부 몰드막을 패터닝하여 상기 희생막의 표면을 노출하는 제2 콘택홀을 형성하는 단계와, 상기 제1 콘택홀 내에 형성된 희생막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제8항에 있어서, 상기 일체형의 콘택 플러그 및 커패시터의 하부 전극을 형성하는 단계는,
    상기 제1 콘택홀 내에 금속막을 형성한 후 열처리하여 상기 제1 콘택홀에 완벽히 매립되는 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그 상의 상기 제2 콘택홀을 상기 금속막과 동일한 금속막으로 매립하여 상기 하부 전극을 스택형으로 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제8항에 있어서, 상기 일체형의 콘택 플러그 및 커패시터의 하부 전극을 형성하는 단계는,
    상기 제1 콘택홀을 매립하면서 상기 제2 콘택홀의 바닥, 내벽 및 상기 상부 몰드막 패턴 상에 금속막을 형성하는 단계와, 상기 제2 콘택홀을 매립하는 희생막을 형성하는 단계와, 상기 희생막을 평탄화함과 동시에 상기 상부 몰드막 패턴 상의 금속막을 식각하는 단계와, 상기 희생막을 제거하여 상기 하부 전극을 실린더형으로 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제8항에 있어서, 상기 콘택 플러그 및 커패시터의 하부 전극을 구성하는 금속막은 백금족 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 반도체 기판 상에 제1 콘택홀을 갖는 층간 절연막을 형성하는 단계;
    상기 제1 콘택홀의 내벽 및 바닥에 배리어막을 형성하는 단계;
    상기 제1 콘택홀 내의 배리어막 상에 금속막을 매립하여 콘택 플러그를 형성하는 단계;
    상기 층간 절연막 상에 상기 배리어막 및 콘택 플러그를 노출하는 제2 콘택홀을 갖는 상부 몰드막 패턴, 습식 식각 방지막 패턴 및 하부 몰드막 패턴을 형성하는 단계;
    상기 제2 콘택홀 내에 상기 콘택 플러그와 동일한 금속막을 형성하여 커패시터의 하부 전극을 형성하는 단계;
    상기 습식 식각 방지막 패턴을 식각 방지막으로 하여 상기 상부 몰드막 패턴을 제거하는 단계;
    상기 하부 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 금속막으로 커패시터의 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제14항에 있어서, 상기 제1 콘택홀의 내벽 및 바닥에 형성된 배리어막 및 상기 제1 콘택홀 내의 배리어막 상에 매립된 금속막을 형성하는 단계는,
    상기 제1 콘택홀의 내벽, 바닥 및 층간 절연막 상에 배리어막을 형성하는 단계와, 상기 배리어막 상의 제1 콘택홀을 매립하면서 상기 배리어막 상에 금속막을 형성하는 단계와, 상기 금속막 및 배리어막을 상기 층간 절연막을 식각저지점으로 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제14항에 있어서, 상기 배리어막은 TiN막, TiSiN막, TiAlN막, TaN막, TaSiN막 또는 TaAlN막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제14항에 있어서, 상기 상부 몰드막 패턴, 습식 식각 방지막 패턴 및 하부 몰드막 패턴은,
    상기 배리어막 및 제1 하부 전극 상에 하부 몰드막, 습식 식각 방지막 및 상부 몰드막을 순차적으로 형성하는 단계와, 상기 상부 몰드막, 습식 식각 방지막 및 하부 몰드막을 패터닝하여 상기 배리어막 및 콘택 플러그를 노출하는 제2 콘택홀을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제14항에 있어서, 상기 콘택 플러그 및 커패시터의 하부 전극을 구성하는 금속막은 백금족 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제14항에 있어서, 상기 커패시터의 하부 전극은 상기 제2 콘택홀을 상기 금속막으로 매립하여 스택형으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제14항에 있어서, 상기 커패시터의 하부 전극을 형성하는 단계는,
    상기 제2 콘택홀의 바닥, 내벽 및 상기 상부 몰드막 패턴 상에 금속막을 형성하는 단계와, 상기 제2 콘택홀을 매립하는 희생막을 형성하는 단계와, 상기 희생막을 평탄화함과 동시에 상기 상부 몰드막 패턴 상의 금속막을 식각하는 단계와, 상기 희생막을 제거하여 상기 제2 콘택홀 내에 상기 하부 전극을 실린더형으로 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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