KR100354379B1

KR100354379B1 - 캐패시터 및 그 캐패시터를 포함하는 동적 랜덤 액세스 메모리

Info

Publication number: KR100354379B1
Application number: KR1019990021874A
Authority: KR
Inventors: 뉴운스데니스머튼
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1998-07-20
Filing date: 1999-06-12
Publication date: 2002-09-28
Also published as: KR20000011294A; JP2000058792A; US6128178A; JP3398621B2; JP2003163286A

Abstract

본 발명은 도전성 도핑된 페로브스카이트 재료로 된 제 1 층과, 제 1 층과 접촉하면서 반대 극성을 갖는 또다른 도전성 도핑된 페로브스카이트로 된 제 2 층과, 도전성 페로브스카이트 재료로 된 상기 제 1층과 제 2층 사이의 계면에 형성되는 공핍층(depletion layer)을 포함하는 캐패시터와 이러한 캐패시터를 포함하는 동적 랜덤 액세스 메모리(DRAM)에 관한 것으로, 공핍층은 캐패시터의 절연층이 된다. 본 발명은 또한 제 1 전극과, 상기 제 1 전극의 반대 편에 있는 제 2 전극과, 상기 제 1 및 제 2 전극 사이에 개재된 박막 형태의 고 유전 상수 페로브스카이트 재료를 포함하는 또다른 캐패시터와 이러한 캐패시터를 포함하는 DRAM에 관한 것이다. 상기 제 1 및 제 2 전극 중 적어도 한 전극은 박막과 실질적으로 동일한 페로브스카이트 재료로부터 도전성 도핑된 형태로 형성된다.

Description

캐패시터 및 그 캐패시터를 포함하는 동적 랜덤 액세스 메모리{VERY THIN FILM, CAPACITOR FOR DYNAMIC RANDOM ACCESS MEMORY (DRAM)}

본 특허 출원은 디. 엠. 뉴운스(D. M. Newns)에 의해 1998년 7월 20일자로 출원된 본 출원인의 미국 특허 출원 번호 제 09/119,182호와 연관된 출원으로, 그 출원 내용은 본 명세서에서 참조로서 인용된다.

본 발명은 전반적으로 박막 전자 부품에 관한 것으로, 구체적으로는 동적 랜덤 액세스 메모리(DRAM)용 초박막 캐패시터와 그 형성 방법에 관한 것이다.

DRAM 캐패시터는 대략 10⁵개의 전자를 저장하는 동시에 메모리 설계에서 규정된 비트당 한정된 영역 내에 설치되어야 한다. 칩당 회로 밀도가 시간에 대하여 지수적으로 증가(예를 들어 매 x년마다 두 배가 됨)한다는 무어(Moore)의 법칙은 다시 말하면 비트당 면적이 시간에 대하여 지수적으로 감소(예를 들어 매 x년마다 절반으로 줄어듬)한다는 것과 같다. 그러므로, 계속 감소하고 있는 규정 영역 내에 규정된 캐패시턴스를 구현하는 것이 점점 더 어려워지고 있다.

오늘날의 DRAM 캐패시터는 실리콘 기술로 제조되며, 깊은 트렌치 또는 박피(exfoliation) 구조를 사용하여 비트당 영역에 규정된 캐패시턴스를 갖게 한다. 그러나, 메모리 밀도가 칩당 10⁹비트에 접근함에 따라 실리콘 기술로 요구 조건을 충족시키는 것이 점점 더 어려워지고 있고, 대안이 될 만한 여러 재료가 큰 관심을 끌고 있다. 스트론튬 티타네이트(strontium titanate: STO)(벌크 유전 상수 ε_bulk=300) 또는 바륨 스트론튬 티타네이트(barium strontium titanate: BST)(조성에 따라 ε_bulk가 500 이상임)과 같은 고 유전 상수의 페로브스카이트(perovskite) 재료를 사용함으로써, 초박막 형태의 유전체를 포함하는 적절한 캐패시터는 이론적으로는 비트 영역에 1 기가 비트 이상으로 설치될 수 있다.

그러나, 페로브스카이트 재료의 장점인 벌크(bulk) 상태에서의 매우 큰 유전 상수 특성이 약 400 nm 이상의 두께를 갖는 막에서 발견된다는 것이 실험적으로 확인되었다. 그러나, 보다 얇은 (예를 들어, 두께가 400 nm 미만인) 막의 경우, 유효 유전 상수는 두께가 감소함에 따라 작아진다. 두께가 d인 막의 막 유전 상수 ε_film은 대략

으로 표현되는데, 여기서 d₀는 선험적인 파라미터로서 예를 들어 STO 막 계열의 일례인 경우 30 nm의 값을 갖는다.

이러한 것은 고 유전 상수를 갖는 재료의 박막에서 유전 상수가 통상적으로 감소하기 때문에 근본적인 문제가 된다.

수학식 1은 캐패시턴스 C가 다음의 수학식 2, 즉

와 같이 막 두께와 관계가 있는 것으로 나타내고 있는데, 막 두께 d가 0에 가까와짐에 따라 수학식 2의 오른쪽 항이 ε_bulk/d₀로 포화되어 더 이상 증가하지 않게 된다.

그러므로, STO(스트론튬 티타네이트) 및 BST(바륨 스트론튬 티타네이트)와 같은 고 유전 상수를 갖는 재료로 된 막이 단위 면적당 현실적인 캐패시턴스를 구현하고자 하는 목적에 따라 점점 얇아짐에 따라, 막 두께를 더 감소시키더라도 캐패시턴스가 더 이상 크게 증가하지 않는 막 두께에 도달하게 되어 DRAM 응용에 대해 요구되는 사양을 만족시킬 지의 여부가 불분명해지고 있다.

1997년 발행된 J. Appl. Phys. 82, 3081쪽에 게재된 씨. 조우(C. Zhou)와 디. 엠. 뉴운스(D. M. Newns)의 논문에서 씨. 조우와 본 발명자는 이러한 효과에 대한 이론을 만들었는데, 이 이론으로 박막 두께(d)에 대한 막 유전 상수 ε_bulk의 상관 특성(수학식 1 및 수학식 2에서 도시한 상관도)은 물론 이론에 신뢰도를 주는 온도 T에 대한 ε_film의 상관도를 설명할 수 있다. 씨. 조우와 디. 엠. 뉴운스의 J.Appl. Phys. 82, 3081(1997)에 제시된 이론에 의해 나타나는 현상에 대한 설명을 후술한다.

고 유전 상수 재료의 유전 박막의 표면에는 유전 상수가 막의 내부에서의 유전 상수 이하로 상당히 떨어지는 영역이 있다는 것이 이론적으로 발견되었는데, 어느 정도 얇은 막인 경우 막 내부에서의 유전 상수는 벌크 유전 상수 ε_bulk와 같다. 흔히 "데드층(dead layer)"으로 지칭되는 이렇게 유전 상수가 떨어지는 표면 영역이 박막 유전 상수 ε_film가 작아지는 원인이 된다.

이러한 부류의 재료들이 고 유전 상수를 갖는 기본적인 이유는 재료의 각 단위 셀 내부에 있는 쌍극자(dipole) 간의 상호 작용 때문으로, 이러한 상호 작용에 의해 큰 유전 분극을 형성하도록 모든 쌍극자들이 평행한 방향으로 자기 정렬되게 된다. 그러나, 쌍극자들이 벌크 결정의 내부에 놓여 있는 경우라면, 유전 박막과 전극들 중 한 전극 사이의 계면에 있는 쌍극자는 그 계면 바깥쪽에 인접한 쌍극자를 갖지 않는다(예를 들어 계면 바깥쪽으로 어떠한 인접 쌍극자와도 가까이 있지 않음). 그러므로, 계면 근처에 위치하는 쌍극자에 있어서 인접하는 쌍극자의 평균 개수는 더욱 작아진다. 따라서, 계면 근처에 위치하는 이들 쌍극자는 벌크 내에 위치하는 쌍극자에 비하여 인접하는 쌍극자의 개수가 작기 때문에 자기 정렬이 감소되는 경향이 있다.

그러므로, 이렇게 자기 정렬이 감소되는 경향에 의해 표면 쌍극자들이 벌크 쌍극자보다 약하게 분극되어, 전극과의 계면 근처에 작은 유전 상수를 갖는 영역이 생겨나게 되고, 그에 따라 막의 계면 영역 내부에서의 유전 상수가 작아지게 된다.

몇몇 페로브스카이트 유전체에서 생기는 또다른 문제점은 누설 전류가 과도할 수도 있어, 이와 같은 재료로 제조되는 DRAM에서 리프레쉬(refresh) 시간이 불편할 만큼 짧게 된다는 것이다. 누설 저항에 대한 바람직한 한계는 캐패시턴스의 단위 면적당 10⁸옴/입방센티미터일 것이다.

통상적인 방법과 구조에 대한 전술한 문제점 및 다른 문제점을 극복하기 위한 본 발명의 목적은 동적 랜덤 액세스 메모리(DRAM)용 초박막 캐패시터와 그 제조 방법을 제공하는 것이다.

본 발명의 또다른 목적은 STO(스트론튬 티타네이트) 및 BST(바륨 스트론튬 티타네이트)와 같은 고 유전 상수 재료로 된 막이 단위 면적당 현실적인 캐패시턴스를 구현하기 위해 점차 얇아짐에도 불구하고 유전 상수가 DRAM 응용에 대해 요구되는 사양을 만족시키는 방법과 구조물을 제공하는 것이다.

본 발명의 또다른 목적은 1 Gbit DRAM에 요구되는 단위 면적당 캐패시턴스가 달성되는 방법과 구조물을 제공하는 것이다.

전술한 이론적인 설명과 실험을 통한 확인을 기반으로, 낮은 농도의 적절한 도펀트가 존재하게 되어 도전성을 갖는다는 점을 제외하고는 유전 재료와 똑같은 재료를 전극 재료로 사용함으로써, 본 발명은 전극과 유전체의 계면에 의한 박막 내에서의 유전 상수의 감소를 완화시킨다.

그러므로, 한편으로는 약 0.1％ 내지 1％의 Nb와 같은 도펀트의 존재로 인해 이들 전극은 충분한 도전성을 갖는다. 다른 한편으로는, 이들 전극은 유전체와 완전히 똑같은 재료를 포함한다(예를 들어 완전히 똑같은 재료로 형성됨). 그러므로 유전체전극 계면에서의 쌍극자 사이의 상호 작용은 유전체 자체 내에서 작용하는 상호 작용과 거의 같게 될 것이다. 그러므로, 쌍극자의 정렬 경향은 통상적인 유전체와 전극 간의 계면에서의 경우보다 적은 정도로 약화되어 데드층 효과가 감소되고 박막 캐패시턴스가 향상되게 된다.

"데드층 효과"의 또다른 원인은 유전체/전극 계면에서 구조적인 무질서일 수도 있다. 비록 전극이 고 유전 상수 재료가 아님에도 불구하고, 도핑된 도전성 페로브스카이트 재료로 이루어진 전극으로 에피택셜(epitaxial) 계면을 형성함으로써 표면 유전 상수를 감소시키는 원인이 제거될 것이다.

본 발명의 한 측면에 따라 (예를 들어 n형 또는 p형 극성인) 도전성 도핑된 페로브스카이트 재료층을 포함하는(예를 들어, 도전성 도핑된 페로브스카이트 재료층으로 이루어지는) 캐패시터가 제공되며, 이 재료층은 (예를 들어, n형 또는 p형 중 다른 하나인) 반대 극성인 도전성 도핑된 다른 페로브스카이트층과 접촉한다(예를 들어, 도 1a 참조). 두 개의 도전성 페로브스카이트 재료 사이의 계면에 공핍층이 형성되어 캐패시터 내에서 절연층으로 작용한다(예를 들어, 도 1b 참조).

본 발명의 다른 측면에 따라(예를 들어, 도 2 참조), 제 1 전극과, 제 1 전극의 반대 편에 있는 제 2 전극과, 제 1 및 제 2 전극 사이에 개재되어 있는 고 유전 상수 페로브스카이트 박막을 포함하는 캐패시터가 제공된다. 제 1 및 제 2 전극 중 적어도 하나는 실질적으로 동일하며 도전성의 도핑된 형태를 갖는 페로브스카이트 재료로 형성된다.

본 발명의 제 3 측면에 따라(예를 들어, 도 3 참조), 초박막 캐패시터는 제 1 및 제 2의 도핑된 도전성 페로브스카이트층과 제 1 및 제 2 도전성 페로브스카이트층 사이에 개재되어 있는 절연성 페로브스카이트층을 포함한다.

본 발명의 제 4 측면에 따라(예를 들어, 도 4 참조), 도핑된 페로브스카이트 도전성 기저판(ground plane)을 포함하는 기판 상에 캐패시터가 형성되며, 기저판의 표면은 그 표면으로부터 돌출된 벽돌 모양의 "스택(stack)"을 갖게 리소그래피적으로 형성되어 있다. 기저판 재료와 반대인 극성을 갖도록 도핑된 도전성 페로브스카이트층이 리소그래피된 구조 상에 증착되어 상부 전극을 형성한다. 두 전극 사이에 절연성 반전층이 형성되어 캐패시터 내에서 절연체로 작용한다.

본 발명의 제 5 측면에 따라(예를 들어, 도 5 참조), 이온 주입과 같은 기법을 사용하여 이온층을 매립함으로써 도핑된 페로브스카이트 도전성 기저판을 포함하는 기판 내부에 캐패시터가 형성되는데, 충분한 농도로 이온 주입이 이루어진 영역 내에서 기저판이 절연되도록 하기 위해 기저판 재료 내의 도펀트를 보상하도록 이온형과 농도가 선택된다. 주입된 영역은 캐패시터 내에서 절연체를 형성한다.

본 발명의 다른 측면에 따르면, 상기 캐패시터 중 적어도 하나를 포함하는 동적 랜덤 액세스 메모리(DRAM)가 제공된다.

본 발명의 독특하고 자명하지 않은 측면에 따라, 본 발명이 동적 랜덤 액세스 메모리(DRAM)용 초박막 캐패시터와 그 제조 방법을 제공한다는 점에서 통상적인방법과 디자인이 갖는 문제점에 대한 더 나은 해결책이 제공된다.

또한 단위 면적당 요구되는 캐패시턴스를 구현하기 위해 (예를 들어 STO, BST 등과 같은) 고 유전 상수를 갖는 재료의 막이 보다 얇아짐에도 불구하고, 본 발명에 따라 유전 상수가 DRAM 응용에 요구되는 사양을 만족시키게 된다.

또한, 본 발명의 몇 가지 실시예(예를 들어 도 1a)에 대한 실험 데이터는 10⁸옴/평방센티미터 정도로 충분히 높은 누설 저항을 나타내고 있다.

도 1a는 Nb 도핑된 STO 기판 상에 증착된 구리산염층을 포함하는 캐패시터 구조(100)를 도시한 도면,

도 1b는 절연성 반전층의 형성을 설명하는 구리산염과 STO의 계면에서의 밴드의 휘어짐을 나타내는 도면,

도 2는 본 발명의 제 2 실시예에 따라 샌드위치형의 도핑된 페로브스카이트절연성 페로브스카이트전극을 포함하는 캐패시터 구조(200)를 도시하는 도면,

도 3은 본 발명의 제 3 실시예에 따라 샌드위치형의 도핑된 페로브스카이트절연성 페로브스카이트도핑된 페로브스카이트를 포함하는 캐패시터 구조(300)를 도시하는 도면,

도 4는 본 발명의 제 4 실시예에 따라 도핑된 페로브스카이트 기저판 상의 리소그래피된 돌출부(예를 들어 "스택") 상에 반대 도핑 극성을 갖는 페로브스카이트를 증착함으로써 형성되는 공핍층을 포함하는 캐패시터 구조(400)를 도시하는 도면,

도 5는 본 발명의 제 5 실시예에 따라 캐패시터 구조 내에서 절연체를 형성하는 보상 절연층을 도전성 기저판 내에 형성하도록 되어 있는 이온 주입층을 포함하는 캐패시터 구조(500)를 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 계면 1A, 1B : 공핍층

2 : 도전성 STO 3 : 구리산염

전술하는 목적, 특징, 장점과 그 밖의 다른 목적, 특징, 장점들은 도면을 참조한 본 발명의 바람직한 실시예에 대해 후술하는 상세한 설명으로부터 더 잘 이해될 것이다.

도면, 구체적으로 도 1a 내지 도 5를 참조하면, 본 발명에 따른 방법과 구조에 대한 바람직한 실시예가 도시되어 있다.

전반적으로 본 발명은 캐패시터 내의 다수의 전극 중 적어도 하나가 캐패시터 유전체를 이루는 페로브스카이트 재료의 도전성을 갖는 도핑된 형태에 의해 형성되는 것으로 기술한다. 따라서, 쌍극자 간의 상호 작용이 더 이상 유전체의 표면에 의해 없어지지 않는다.

그러므로, 캐패시터의 박막 유전체 내부에서의 재료의 유전 상수는 벌크값에 가까운 값을 갖는다.

바람직하게는, 두 개의 도핑된 페로브스카이트 전극을 채용함으로써 단지 하나의 도핑된 페로브스카이트 전극만을 사용하고 나머지 전극이 다른 재료로 만들어진 경우보다도 우수한 성능을 얻을 수 있다.

예를 들어, STO 유전체인 경우에 전극에 적당한 재료는 (예를 들어, Ti에 대하여 실질적으로 약 0.1 내지 약 1.0 원자 퍼센트의 범위에서 Nb가 도핑된) 잘 알려진 Nb 도핑된 STO 재료일 것이다. 사용 가능한 다른 재료에는 La 도핑된 STO 및 스트론튬 루테네이트(strontium ruthenate: SRO)가 있다.

또한, 더 상세하게 후술하는 바와 같이, 본 발명은 하나의 전극이 Nb 도핑된 STO를 포함하며 (더 바람직하게는 Nb 도핑된 STO로 이루어지며) 반도체 물리학에서 잘 알려져 있는 공핍층 캐패시터의 개념을 사용하는 캐패시터를 포함한다. 본 발명에 따른 이러한 구조로부터 1Gbit DRAM에 대해 공개된 벤치마크(bench mark)와 동일한 단위 면적당 캐패시턴스가 얻어졌다. 또한, 이러한 구조에서 누설 저항의 벤치 마크인 10⁸옴/평방센티미터가 달성되었다. 또한, 공핍층 두께에 대한 캐패시턴스의 변화를 실험적으로 측정한 결과 유전체의 표면에 데드층이 존재한다는 징후가 없었다.

상세하게는, 본 명세서에서 참조로서 인용되는 1997년 발행된 J. Appl. Phys. 82, 3081쪽에 게재된 씨. 조우와 디. 엠. 뉴운스의 논문에서 전에 개발된 이론적 분석을 기반으로 본 출원의 발명자는 통상적인 방법과 구조의 문제점에 대한 해결책을 발견하였다. 또한, 후술하는 바와 같이 실험 결과 1 Gbit DRAM에서 요구되는 단위 면적당 캐패시턴스가 달성되었다.

제 1 실시예

도 1a 및 도 1b에 도시한 바와 같이 본 발명의 제 1 실시예에서는 도핑된 페로브스카이트 (예를 들어 전술한 예중 하나인 도핑된 NbSTO) 내에 공핍층 구조가 형성된다.

도 1a에 도시한 바와 같이, Nb 도핑된 STO 층(2)(예를 들어 0.1％ Nb 도핑된 STO층)과 구리산염(cuprate) 재료(3)(예를 들어 Y_0.5Pr_0.5Ba₂Cu₃O₇) 사이의 계면(1)을 사용하여 이러한 구조(100)를 형성하였다.

NbSTO층(2)은 n형인 반면, 구리산염 재료(3)는 p형이다. 물론, 이들 재료의 도전성은 반전될 수도 있다.

계면(1)에서 (도 1b에 도시한 바와 같이) 계면의 양 측면에서 산소 밴드(band)(4)들이 거의 정렬되고(예를 들어 매칭되고), 양 측면에서 금속 밴드(예를 들어 도 1b에 도시한 Ti 및 Cu 밴드)들도 또한 거의 정렬된다고 가정하면, 두 재료 내에서의 페르미 준위의 평형에 의해 계면(1)에 공핍층(1A, 1B)이 형성될 것이다. 공핍층 두께에 대한 표준 공식을 적용하면, 구리산염 공핍층(1B)이 매우 얇음(예를 들어 실질적으로 약 0.4 nm 내지 약 1.0 nm의 범위임)을 알 수 있다. STO 공핍층(2)은 약 50 nm 정도이다. 층(2)이 너무 얇으면, 사용 가능한 전압이 있더라도 그 범위는 매우 작을 것으로 예상된다. 이와 반대로, 층이 너무 두꺼우면 캐패시턴스가 부적절하게 낮을 것이다. 전술한 두께는 단지 예시적인 것으로 도핑된 Nb 기판의 상업적 이용 가능성에 의해 제한되었음을 주목해야 한다.

그러므로, 샌드위치형의 구리산염(3)계면 공핍층(1)도전성 STO(2)에 의해 형성된 구조가 캐패시터를 형성한다.

제 1 실시예에서, 캐패시터의 하나의 전극만이 유전체와 실질적으로 같은 재료이다. 같은 이유로, p형 STO가 이용 가능하다면 구리산염(3) 대신 p형 STO가 사용될 것이고, 그에 따라 두 전극이 유전체와 동종이 될 수 있다.

도핑된 페로브스카이트 재료로 STO(스트론튬 티타네이트) 대신에 BST(바륨 스트론튬 티타네이트)를 채용할 수 있음을 주목해야 한다.

캐패시터를 형성하는 예시적인 방법에서, 레이저 융발법(laser ablation)을 사용하여 구리산염 재료를 세정되고 계단형(stepped)인 0.1 ％ NbSTO 기판 상에 대략 10 nm의 두께로 증착하였다. 스텐실 마스크(stencil mask)를 통해 구리산염층 상에 Pt 전극을 증발법으로 형성하였다.

공개일이 추후 결정될 IBM Report에 게재될 예정이며 본 명세서에서 참조로서 인용되는 디. 엠. 뉴운스 등의 "The JMTFET: a Reductionist but Potent MTFET Device"에 개시된 방법에 따라 도 1a에 도시한 소자에 대한 측정을 수행하였다. 바이어스(bias)가 0인 경우에, 공핍층의 두께는 53 nm로 유전 상수는 190으로 평가된다는 것을 알 수 있었다. 이러한 측정 결과는 1Gbit DRAM용 소자의 캐패시턴스에 대한 허용될 수 있는 사양과 동등하다. 측정된 예시적인 캐패시턴스는 3.5μFcm^-2이었다. BST를 사용하면 훨씬 큰 캐패시턴스 값이 얻어질 것이다.

DC 바이어스 전압과 함께 진동하는 AC 전압(예를 들어 전형적으로 10 Hz에서 10 mV임)을 동시에 인가하고 록인(lockin) 증폭기를 검출기로 사용하여 캐패시턴스를 측정하였다. 공핍층에 대한 표준 이론을 사용하여 전압 V의 함수인 캐패시턴스 측정값을 공핍층 두께의 함수인 캐패시턴스 측정값으로 해석할 수 있다. 이와 같이 얻어진 측정 결과에서 V에 대한 1/C²의 그래프가 아래쪽으로 볼록하게 나타나는 "데드층 효과"에 대한 어떠한 증거도 나타나지 않는다. 그러므로 이러한 측정 결과로부터 본 발명에 따른 구조의 효율성이 입증된다.

그러므로, 본 발명에 따라 동적 랜덤 액세스 메모리(DRAM) 응용을 위한 (예를 들어 대략 40 nm의 유효 두께를 갖는) 초박막 캐패시터가 제공된다.

또한, 단위 면적당 요구되는 캐패시턴스를 얻기 위하여 고 유전 상수 재료(예를 들어 STO, BST 등)로 된 막을 더 얇게 할 수 있으며, DRAM 응용에서 요구되는 사양을 만족시키는 유전 상수가 얻어진다.

제 2 실시예

본 발명의 제 2 실시예에서는 도 2에 도시한 바와 같은 구조(200)에 전극(Pt)절연성 페로브스카이트(22)도전성 페로브스카이트(21A) 배열이 제공된다.

레이저 융발법에 의해 도전성 페로브스카이트(21A) 상에 절연성 페로브스카이트(22)를 증착하거나, Mg와 같은 보상 이온을 도전성 페로브스카이트 기판 내에 이온 주입함으로써 구조(200)를 형성할 수 있다. 이 실시예는 제 1 실시예의 장점을 공유하는 것 이외에 유전체의 두께가 같은 경우에 보다 넓은 전압 범위에 걸쳐 동작한다는 장점을 더 갖는다.

제 3 실시예

본 발명의 제 3 실시예에서는 레이저 융발법, 분자 빔 에피택시(molecular beam epitaxy: MBE) 또는 그와 유사한 방법(예를 들어 Mg와 같은 보상 이온을 도핑된 재료 내에 이온 주입하여 절연층(32)을 형성함)을 사용하여 도 3에 도시한 바와 같은 구조(300)를 형성한다.

더욱 상세하게는, 샌드위치 구조(300)는 도전성 페로브스카이트층(31A), 절연성 페로브스카이트층(32), 도전성 페로브스카이트층(31B)을 포함한다. 예를 들어 두 도전층(31A, 31B)에 대한 재료로서 NbSTO를 사용하여 이러한 구조를 형성할 수 있다. 그러나, NbSTO보다 바람직한 BST와 같은 재료도 사용할 수 있다. 예를 들어, 절연성 페로브스카이트층(32)에 대한 재료는 바람직하게는 BST이고, 그 경우에 바람직한 배열은 도핑된 BST절연성 BST도핑된 BST 또는 도핑된 STO절연성 BST도핑된 STO일 것이다.

요약하면, 전술한 바와 같이 MBE에 의해 또는 Mg와 같은 보상 이온을 도핑된 재료 내에 이온 주입하여 절연층(32)을 형성함으로써 상기 구조를 형성한다.

원리상 똑같은 재료로 된 두 개의 전극이 단지 하나의 전극보다 우수한 성능을 가질 것이라는 것을 제외하고는, 이 소자는 도 1a에 도시한 소자와 실질적으로 동일하게 동작한다. 그러므로 제 3 실시예가 제 1 실시예보다 바람직한 것으로 여겨진다.

제 3 실시예는 제 1 실시예의 모든 장점을 포함하지만, 제 3 실시예는 제조하기 더 어렵고 그 대신 보다 큰 캐패시턴스를 갖고 보다 넓은 전압 범위에 걸쳐 동작할 수 있다는 장점을 더 갖는다. 그러므로, 제 1 실시예가 제조하기 더 간단하지만, 제 3 실시예(및 전술한 제 2 실시예)는 보다 잘 동작하고 보다 우수한 성능을 갖게 될 것이다.

제 4 실시예

본 발명의 제 4 실시예에서 도 4에 도시한 바와 같은 구조(400)를 형성한다. 전반적으로 후술하는 도 4 및 도 5는 모든 현실적인 설계에 필요한 추가적인 영역을 갖는 구조를 도시하고 있다. BST를 본 발명에서 사용하게 되면 단순한 평면 구조로도 동작하게 될 것이다.

도 4는 도 1a의 제 1 실시예와 유사한 도면으로, 도핑된 페로브스카이트 기저판 상의 리소그래피된 돌출부(예를 들어 "스택") 위에 반대의 도핑 극성을 갖는 페로브스카이트를 증착함으로써 형성되는 공핍층을 포함하는 캐패시터 구조(400)를 도시하고 있다.

그러므로, 도 4에 도시한 바와 같은 본 발명의 제 4 측면에서는 도핑된 페로브스카이트 도전성 기저판(42)에 의해 형성된 기판 상에 캐패시터가 형성되는데,기저판(42)의 표면은 리소그래피되어 그 표면으로부터 돌출된 벽돌 모양의 "스택"(41)을 형성한다. 기저판 재료와 반대되는 극성을 갖도록 도핑된 도전성 페로브스카이트층(43)이 이렇게 리소그래피된 구조 상에 증착되어 상부 전극(참조 부호 없음)을 형성한다. 두 개의 전극 사이에는 절연성 반전층(도시되지 않음)이 형성되어 캐패시터 내에서 절연체로 작용한다.

제 5 실시예

본 발명의 제 5 실시예에서는 도 5에 도시한 바와 같은 구조(500)가 형성된다. 도 5는 제 3 실시예와 유사하고 전기적으로 유사한 성질을 갖는다. 도 4와 유사하게, 두 구조에 의해 단위 표면적당 보다 큰 캐패시턴스가 얻어진다.

도 5는 도전성 기저판 내에 보상된 절연층을 형성하도록 되어 있는 이온 주입층을 포함하는 캐패시터 구조(500)를 도시하고 있으며, 이온 주입층은 캐패시터 구조 내에서 절연체를 형성한다. 영역(52)은 절연성을 갖는 이온 주입된 영역이다.

더욱 상세하게는, 본 발명의 제 5 측면에서는, 도핑된 페로브스카이트 도전성 기저판(51B)으로 형성된 기판 내부에 이온 주입법과 같은 기법을 사용하여 (예를 들어, 기저판(51B)의 도펀트에 따라 Mg 또는 그 유사물로 된) 이온층(52)을 매립함으로써 캐패시터(500)가 형성된다. 충분한 농도로 이온이 주입된 영역(52) 내에서 기저판이 절연성이 되도록 이온의 유형과 농도를 선택함으로써, 기저판 재료(51B) 내의 도펀트를 보상한다. "충분한" 양은 이온의 전하량과 도펀트의 전하량의 비율에 따라 달라진다. 이들 전하량이 같다면 이온의 농도가 도펀트의 농도를 약간 초과해야한다. 그러므로, "충분한"은 기저판에서의 도펀트의 농도에 따라 달라진다. 이와 같은 방법으로, 주입된 영역(52)은 캐패시터(500) 내에서 절연체를 형성한다. 영역(51A)은 도전성 도핑된 페로브스카이트를 나타낸다.

본 발명을 몇 가지 바람직한 실시예를 기준으로 기술하였지만, 당업자라면 본 발명이 첨부되는 특허 청구 범위의 사상과 범주 내에서 변경되어 실시될 수 있다는 것을 인식할 것이다.

본 발명에 의하면, 제 1 및 제 2 전극 사이에 유전체가 개재되는 캐패시터에 있어서 제 1 및 제 2 전극 중 적어도 한 전극을 유전체와 실질적으로 동일한 재료를 사용하되 적절한 도펀트를 도핑하여 형성함으로써 전극과 유전체 계면에서의 유전 상수 감소를 완화시키고 이에 따라 캐패시턴스를 향상시킬 수 있다.

Claims

캐패시터에 있어서,

도전성 도핑된 페로브스카이트(perovskite) 재료의 제 1 층과,

상기 제 1 층과 접촉하면서 반대 극성을 갖는 또다른 도전성 도핑된 페로브스카이트의 제 2 층과,

도전성 페로브스카이트 재료의 상기 제 1층과 제 2층 사이의 계면 공핍층(depletion layer)을 포함하고,

상기 공핍층은 상기 캐패시터의 절연층으로서 역할을 하며 캐리어가 결여된 것인 캐패시터.
제 1 항에 있어서,

상기 제 1 및 제 2 층 중의 하나는 도전성 도핑된 형태의 스트론튬 티타네이트(STO) 및 바륨 스트론튬 티타네이트(BST)를 포함하는 그룹으로부터 선택되고, 상기 제 1 및 제 2 층 중 다른 하나는 구리산염(cuprate) 재료로 형성되는 캐패시터.
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제 2 항에 있어서,

상기 제 1 및 제 2 층 중 하나는 제 1 도전형을 갖고, 상기 제 1 및 제 2 층 중 다른 하나는 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 캐패시터.
캐패시터에 있어서,

도전성 도핑된 페로브스카이트(perovskite) 재료의 제 1 층과,

상기 제 1 층과 접촉하면서 반대 극성을 갖는 또다른 도전성 도핑된 페로브스카이트의 제 2 층과,

도전성 페로브스카이트 재료의 상기 제 1층과 제 2층 사이의 계면 공핍층- 상기 공핍층은 상기 캐패시터의 절연층으로서 역할을 하는 것임- 을 포함하며,

상기 제 1 및 제 2 층 중 하나는 제 1 도전형을 갖는 스트론튬 티타네이트(STO)로 형성되고,

상기 제 1 및 제 2 층 중 다른 하나는 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 페로브스카이트 재료로 형성되어, 상기 제 1 및 제 2 층이 상기 공핍층과 서로 실질적으로 동종(homogeneous)이 되는 것인 캐패시터.
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캐패시터에 있어서,

도핑된 페로브스카이트 도전성 기저판(ground plane)을 포함하되, 상기 기저판의 표면은 리소그래피되어 기저판의 표면으로부터 돌출되는 스택을 형성하여 제 1 전극으로 작용하는 기판과,

상기 리소그래피된 표면 상에 증착되고 기저판 재료의 반대 극성을 갖도록 도핑되어 제 2 전극을 형성하는 도전성 페로브스카이트층과,

상기 제 1 및 제 2 전극 사이에 형성되는 절연성 반전층- 상기 반전층은 상기 캐패시터의 절연체로서 작용하며 캐리어가 결여된 것임-을 포함하는 캐패시터.
제 14 항에 있어서,

상기 제 1 및 제 2 전극 중 상기 적어도 한 전극은 스트론튬 티타네이트(STO) 및 바륨 스트론튬 티타네이트(BST) 중 하나로 형성되고, 상기 제 1 및 제 2 전극 중 다른 전극은 구리산염 재료로 형성되는 캐패시터.
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제 14 항에 있어서,

상기 제 1 및 제 2 전극 중 한 전극은 제 1 도전형을 갖고, 상기 제 1 및 제 2 전극 중 다른 전극은 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 캐패시터.
캐패시터에 있어서,

도핑된 페로브스카이트 도전성 기저판(ground plane)을 포함하되, 상기 기저판의 표면은 리소그래피되어 기저판의 표면으로부터 돌출되는 스택을 형성하여 제 1 전극으로 작용하는 기판과,

상기 리소그래피된 표면 상에 증착되고 기저판 재료의 반대 극성을 갖도록 도핑되어 제 2 전극을 형성하는 도전성 페로브스카이트층과,

상기 제 1 및 제 2 전극 사이에 형성되는 절연성 반전층- 상기 절연성 반전층은 상기 캐패시터의 절연체로서 작용하는 것임 -을 포함하며,

상기 제 1 및 제 2 전극 중 하나는 제 1 도전형을 갖는 스트론튬 티타네이트(STO)로 형성되고,

상기 제 1 및 제 2 전극 중 다른 전극은 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 페로브스카이트 재료로 형성되어, 상기 제 1 및 제 2 전극이 상기 절연성 반전층과 서로 실질적으로 동종이 되는 것인 캐패시터.
캐패시터에 있어서,

도핑된 페로브스카이트 도전성 기저판을 구비하는 기판과,

상기 기저판 내부에 매설되는 이온 주입층을 포함하고,

상기 이온 주입층은 상기 기저판의 도펀트를 상쇄하도록 이온의 도전 유형 및 농도가 결정되어, 사전 설정된 충분한 농도의 이온이 주입되는 영역에서 상기 도전성 기저판이 절연성을 가지게 되어, 상기 이온 주입층이 상기 캐패시터의 절연층을 형성하는 것인 캐패시터.
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캐패시터를 포함하는 동적 랜덤 액세스 메모리(DRAM)에 있어서,

상기 캐패시터가,

도핑된 페로브스카이트 도전성 기저판을 포함하되, 상기 기저판의 표면이 리소그래피되어 기저판의 표면으로부터 돌출되는 스택을 형성하여 제 1 전극으로 작용하는 기판과,

상기 리소그래피된 표면 상부에 증착되고 기저판 재료의 반대 극성을 갖도록 도핑되어 제 2 전극을 형성하는 도전성 페로브스카이트층과,

상기 제 1 및 제 2 전극 사이에 형성되는 절연성 반전층- 상기 절연성 반전층은 상기 캐패시터의 절연체로서 작용하며 캐리어가 결여된 것임- 을 포함하는 동적 랜덤 액세스 메모리.
제 28 항에 있어서,

상기 제 1 및 제 2 전극 중 상기 적어도 한 전극은 스트론튬 티타네이트(STO) 바륨 스트론튬 티타네이트(BST) 중 하나로 형성되고, 상기 제 1 및 제 2 전극 중 다른 전극은 구리산염 재료로 형성되는 동적 랜덤 액세스 메모리.
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제 28 항에 있어서,

상기 제 1 및 제 2 전극 중 한 전극은 제 1 도전형을 갖고, 상기 제 1 및 제 2 전극 중 다른 전극은 상기 제 1 도전형과 반대되는 제 2 도전형을 갖는 동적 랜덤 액세스 메모리.
캐패시터를 포함하는 동적 랜덤 액세스 메모리(DRAM)에 있어서,

상기 캐패시터가,

도핑된 페로브스카이트 도전성 기저판을 포함하되, 상기 기저판의 표면이 리소그래피되어 기저판의 표면으로부터 돌출되는 벽돌 모양의 스택을 형성하여 제 1 전극으로 작용하는 기판과,

상기 리소그래피된 표면 상부에 증착되고 기저판 재료의 반대 극성을 갖도록 도핑되어 제 2 전극을 형성하는 도전성 페로브스카이트층과,

상기 제 1 및 제 2 전극 사이에 형성되는 절연성 반전층- 상기 절연성 반전층은 상기 캐패시터의 절연체로서 작용하는 것임- 을 포함하며,

상기 제 1 및 제 2 전극 중 한 전극은 제 1 도전형을 갖는 스트론튬 티타네이트(STO)로 형성되고,

상기 제 1 및 제 2 전극 중 다른 전극은 상기 제 1 도전형과 반대되는 제 2 도전형을 갖는 페로브스카이트 재료로 형성되어, 상기 제 1 및 제 2 전극이 상기 절연성 반전층과 서로 실질적으로 동종이 되는 것인 동적 랜덤 액세스 메모리.
캐패시터를 포함하는 동적 랜덤 액세스 메모리에 있어서,

상기 캐패시터가,

도핑된 페로브스카이트 도전성 기저판을 구비하는 기판과,

상기 기저판 내부에 매설되는 이온 주입층을 포함하고,

상기 이온 주입층은 상기 기저판의 도펀트를 상쇄하도록 이온의 도전 유형 및 농도가 결정되어, 사전 설정된 충분한 농도의 이온이 주입되는 영역에서 상기 도전성 기저판이 절연성을 가지게 되어, 상기 이온 주입층이 캐패시터의 절연층을 형성하는 것인 동적 랜덤 액세스 메모리.
제 1 항에 있어서,

상기 공핍층은 상기 제 1 및 제 2 층에 인가되는 바이어스에 의해 여기되는 캐패시터.
제 1 항에 있어서,

상기 공핍층은 어떠한 비도핑(undoped) 절연체도 존재함이 없이 상기 제 1 및 제 2 층의 P-N 접합부에서 형성되는 캐패시터.
제 14 항에 있어서,

상기 절연성 반전층은 상기 제 1 및 제 2 전극에 인가되는 바이어스에 의해 여기되는 캐패시터.
제 14 항에 있어서,

상기 절연성 반전층은 어떠한 비도핑(undoped) 절연체도 존재함이 없이 상기 제 1 및 제 2 전극의 P-N 접합부에서 형성되는 캐패시터.
제 28 항에 있어서,

상기 절연성 반전층은 상기 제 1 및 제 2 전극에 인가되는 바이어스에 의해 여기되는 동적 랜덤 액세스 메모리.
제 28 항에 있어서,

상기 절연성 반전층은 어떠한 비도핑(undoped) 절연체도 존재함이 없이 상기 제 1 및 제 2 전극의 P-N 접합부에서 형성되는 동적 랜덤 액세스 메모리.