KR20150096023A - Mosfet, 그 제조 방법, 및 mosfet을 구비한 반도체 장치 - Google Patents

Mosfet, 그 제조 방법, 및 mosfet을 구비한 반도체 장치 Download PDF

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KR20150096023A
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KR
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Application
Patent type
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layer
mosfet
gate electrode
formed
metal
Prior art date
Application number
KR20140016801A
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English (en)
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양정길
권태용
장싱귀
김상수
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은 Ⅲ-Ⅴ족 화합물 기반의 채널 영역을 구비하면서도 요구되는 문턱 전압(Vth)을 가지고 고성능으로 동작할 수 있는 MOSFET 및 그 제조 방법을 제공한다. 그 MOSFET은 기판; 상기 기판 상에 형성된 Ⅲ-Ⅴ족 화합물 기반의 반도체층; 및 상기 반도체층 상에 배치되고, 금속을 기반으로 형성되고 이온 주입(Ion-Implantation)이 된 게이트 전극을 구비한 게이트 구조체;를 포함한다.

Description

MOSFET, 그 제조 방법, 및 MOSFET을 구비한 반도체 장치{MOSFET(Metal-Oxide Semiconductor Field Effect Transistor), method for fabricating the same and semiconductor apparatus comprising the same}

본 발명의 기술적 사상은 전계 효과 트랜지스터(Field Effect Transistor: FET)에 관한 것으로, 특히 금속-산화물 반도체 전계 효과 트랜지스터(Metal-Oxide Semiconductor FET: MOSFET)에 관한 것이다.

소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가하고 있다. 이러한 특성들에 대한 요구를 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화되고 있다.

본 발명의 기술적 사상은 Ⅲ-Ⅴ족 화합물 기반의 채널 영역을 구비하면서도 요구되는 문턱 전압(Vth)을 가지고 고성능으로 동작할 수 있는 MOSFET 및 그 제조 방법을 제공하는 데에 있다.

또한, 본 발명의 기술적 사상은 Ⅲ-Ⅴ족 화합물 기반의 채널 영역을 구비하면서 서로 다른 문턱 전압(Vth)을 갖는 적어도 2개의 트랜지스터를 포함하는 반도체 장치를 제공하는 데에 있다.

상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 기판; 상기 기판 상에 형성된 Ⅲ-Ⅴ족 화합물 기반의 반도체층; 및 상기 반도체층 상에 배치되고, 금속을 기반으로 형성되고 이온 주입(Ion-Implantation)이 된 게이트 전극을 구비한 게이트 구조체;를 포함하는 모스펫(MOSFET: Metal-Oxide Semiconductor Field Effect Transistor)를 제공한다.

본 발명의 일 실시예에 있어서, 상기 게이트 구조체는 상기 게이트 전극과 상기 반도체층 사이에 배치된 유전체층을 포함하고, 상기 게이트 전극은 상기 유전체층에 인접하여 상기 이온 주입을 통해 형성된 이온 주입 영역을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 구조체는 상기 게이트 전극과 상기 반도체층 사이에 배치된 유전체층을 포함하고, 상기 게이트 구조체는 상기 유전체층 상의 제1 금속층, 및 상기 제1 금속층 상의 제2 금속층을 포함하며, 상기 제1 금속층에 상기 이온 주입이 될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 금속층은 텅스텐(W) 층을 포함하며, 상기 제1 금속층은 티타늄나이트라이드(TiN)/티타늄알루미늄카바이드(TiAlC)/TiN 층을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 구조체는 상기 게이트 전극과 상기 반도체층 사이에 배치된 유전체층을 포함하고, 상기 게이트 전극은 적어도 하나의 TiN 층을 포함하며, 상기 적어도 하나의 TiN 층에 질소(N) 이온이 주입될 수 있다.

본 발명의 일 실시예에 있어서, 상기 기판 상에 버퍼층을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 기판은 실리콘(Si) 기판이고, 상기 반도체층은 인듐갈륨아세나이드(InGaAs) 또는 인듐아세나이드(InAs)의 채널 영역을 포함하며, 상기 버퍼층은 갈륨아세나이드(GaAs)/인듐포스파이트(InP)/인듐알루미늄아세나이드(InAlAs) 층을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 전극은 일 함수(Work Function)가 4.5eV 이상인 금속을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 전극은 레늄(Re), 이리듐(Ir), 백금(Pt), 팔라듐(Pd), 및 TiN 중 적어도 하나를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 반도체층은 채널 영역, 소스 영역, 및 드레인 영역을 포함하고, 상기 채널 영역은 상기 게이트 구조체 하부에 배치되며, 상기 소스 영역 및 드레인 영역은 상기 채널 영역의 양 측면에 배치되며, 상기 모스펫은 채널 영역이 평평한 플래너(planar) 타입 또는 상기 기판으로 돌출된 핀(FIN) 타입으로 형성될 수 있다.

본 발명의 일 실시예에 있어서, 상기 반도체층이 InGaAs으로 형성된 경우에, 상기 소스 영역 및 드레인 영역은 실리콘 및 주석(Sn) 이온 중 적어도 하나를 불순물 이온으로서 포함하고, 상기 반도체층이 InAs으로 형성된 경우에, 상기 소스 영역 및 드레인 영역은 탄소(C), 실리콘, 및 주석(Sn) 이온 중 적어도 하나를 불순물 이온으로서 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 기판과 반도체층 사이에 버퍼층을 더 포함하고, 상기 기판은 실리콘 기판이며, 상기 반도체층은 InGaAs 또는 InAs의 채널 영역을 포함하며, 상기 버퍼층은 GaAs/InP/InAlAs 층을 포함하며, 상기 게이트 전극은 TiN/TiAlC/TiN 층을 포함하며, 상기 게이트 전극에 질소 이온이 주입될 수 있다.

본 발명의 일 실시예에 있어서, NMOS(N-channel MOS), PMOS(P-channel), 및 CMOS(Complementary MOS)중 어느 하나일 수 있다.

또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판; 상기 기판?상의 버퍼층; 상기 버퍼층 상에 형성된 Ⅲ-Ⅴ족 화합물 기반의 반도체층; 및 상기 반도체층 상에 배치되고, 금속을 기반으로 형성되고 이온 주입이 된 게이트 전극을 구비한 적어도 2개의 게이트 구조체;를 포함하고, 상기 적어도 2개의 게이트 구조체는 대응하는 상기 반도체층 부분과 함께 적어도 2개의 트랜지스터를 구성하며, 상기 적어도 2개의 트랜지스터는 서로 다른 문턱 전압(Threshold Voltage)을 갖는 적어도 2종의 트랜지스터로 구별되는 반도체 장치를 제공한다.

본 발명의 일 실시예에 있어서, 상기 적어도 2종의 트랜지스터의 각각의 상기 게이트 전극은 서로 다른 도핑 농도를 갖거나 또는 서로 다른 이온을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 기판은 실리콘 기판이고, 상기 반도체층은 InGaAs 또는 GaAs의 채널 영역을 포함하며, 상기 버퍼층은 GaAs/InP/InAlAs 층을 포함하며, 상기 게이트 전극은 TiN/TiAlC/TiN 층을 포함하며, 상기 적어도 2종의 트랜지스터의 각각의 상기 게이트 전극은 질소 이온이 주입되되, 서로 다른 도핑 농도를 가질 수 있다.

본 발명의 일 실시예에 있어서, 상기 적어도 2종의 트랜지스터는 로직(logic) 소자를 구성할 수 있다.

더 나아가 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판 상에 버퍼층과 Ⅲ-Ⅴ족 화합물 기반의 반도체층을 순차적으로 형성하는 단계; 상기 반도체층 상에 금속 기반의 게이트 전극을 구비한 게이트 구조체를 형성하는 단계; 및 상기 게이트 전극에 이온 주입을 하여 상기 게이트 전극의 일 함수를 조절하는 단계;를 포함하는 모스펫 제조방법을 제공한다.

본 발명의 일 실시예에 있어서, 상기 게이트 구조체를 형성하는 단계는, 상기 반도체층 상에 유전체층과 더미(dummy) 게이트 패턴을 형성하는 단계; 상기 유전체층과 더미 게이트 패턴의 측벽에 스페이서를 형성하는 단계; 상기 기판 및 상기 기판의 결과물을 덮는 절연층을 형성하는 단계; 상기 더미 게이트 패턴의 상면이 노출되도록 상기 절연층을 식각하여 평탄화하는 단계; 및 상기 더미 게이트 패턴을 제거하고 상기 더미 게이트 패턴이 제거된 부분에 금속을 채워 넣어 상기 게이트 전극을 형성하는 단계;를 포함하고, 상기 일 함수를 조절하는 단계에서, 상기 유전체층에 인접하는 상기 게이트 전극의 하부 부분에 상기 이온 주입을 수행할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 전극을 형성하는 단계는, 상기 유전체층 상에 제1 금속층을 형성하는 단계; 및 상기 제1 금속층 상에 제2 금속층을 형성하는 단계;를 포함하고, 상기 일 함수를 조절하는 단계에서, 상기 제1 금속층에 질소 이온을 주입할 수 있다.

본 발명의 일 실시예에 있어서, 상기 반도체층은 InGaAs 또는 InAs로 형성되고, 상기 게이트 구조체 형성 전에 또는 형성 후에 상기 게이트 구조체의 양측의 상기 반도체층에 소스 영역 및 드레인 영역을 형성하는 단계;를 포함하며, 상기 소스 영역 및 드레인 영역은 탄소, 실리콘 및 주석 이온 중 적어도 하나를 주입하여 형성할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 구조체를 형성하는 단계에서, 상기 반도체층 상에 적어도 2개의 게이트 구조체를 형성하고, 상기 일 함수를 조절하는 단계에서, 마스크를 이용하여 상기 적어도 2개의 게이트 구조체에 대해 다른 공정 조건으로 이온 주입을 수행함으로써, 서로 다른 일 함수의 게이트 전극을 구비한 적어도 2종의 게이트 구조체를 형성할 수 있다.

한편, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판 상에 버퍼층을 형성하는 단계; 상기 버퍼층과 기판의 일부를 식각하여 트렌치를 형성하고 상기 트렌치들 사이에 상기 기판으로부터 돌출되고 제1 방향으로 연장하는 돌출 구조를 형성하는 단계; 상기 트렌치의 일부를 절연 물질로 채워 소자 분리층을 형성하고, 상기 돌출 구조의 상부에 해당하고 상기 소자 분리층으로부터 돌출된 핀(FIN) 구조를 형성하는 단계; 상기 핀 구조를 둘러싸는 Ⅲ-Ⅴ족 화합물 기반의 반도체층을 형성하는 단계; 상기 제1 방향에 대해 소정 각도를 갖는 제2 방향으로 연장하면서 상기 반도체층 및 소자 분리층의 일부를 덮고, 금속 기반의 게이트 전극을 구비한 게이트 구조체를 형성하는 단계; 및 상기 게이트 전극에 이온 주입을 하여 상기 게이트 전극의 일 함수를 조절하는 단계;를 포함하는 모스펫 제조방법을 제공한다.

본 발명의 일 실시예에 있어서, 상기 게이트 구조체를 형성하는 단계는, 상기 제2 방향으로 연장하고 상기 반도체층 및 소자 분리층의 일부를 덮는 제1 유전체층을 형성하는 단계; 상기 제1 유전체층 상에 더미 게이트 패턴을 형성하는 단계; 상기 반도체층의 측면 상의 제1 스페이서 및 상기 더미 게이트 패턴의 측면 상의 제2 스페이서를 형성하는 단계; 상기 기판의 결과물 상에 절연층을 형성하고 상기 더미 게이트 패턴의 상면이 노출되도록 평탄화하는 단계; 상기 더미 게이트 패턴 및 제1 유전체층을 제거하고, 상기 더미 게이트 패턴 및 제1 유전체층이 제거된 부분에 제2 유전체층을 형성하는 단계; 및 상기 제2 유전체층 상에 제1 금속층 및 제2 금속층을 형성하여 상기 게이트 전극을 형성하는 단계;를 포함하고, 상기?일 함수를 조절하는 단계에서, 상기 제1 금속층에 이온을 주입할 수 있다.

본 발명의 일 실시예에 있어서, 상기 일 함수를 조절하는 단계 전에 또는 후에, 상기 제2 스페이서의 외곽의 상기 핀 구조, 반도체층, 제1 스페이서, 및 상기 제1 스페이서에 인접하는 절연층의 일부를 제거하여 상기 제1 방향으로 연장하는 리세스를 형성하는 단계; 및 상기 리세스에 InGaAs 또는 InAs의 반도체층을 형성하고 탄소, 실리콘 및 주석 이온 중 적어도 하나를 주입하여 소스 영역 및 드레인 영역을 형성하는 단계;를 포함할 수 있다.

본 발명의 기술적 사상에 의한 MOSFET, 및 그 제조 방법은 채널 영역이 Ⅲ-Ⅴ족 화합물 기반의 반도체층으로 형성되고 또한, 게이트 구조체의 게이트 전극이 금속을 기반으로 형성되되 이온이 주입되어 높은 일함수를 가질 수 있다. 그에 따라, 상기 MOSFET은 고 이동도를 가지면서도 0.3V 이상의 높은 문턱 전압을 가짐으로써, 고성능으로 동작하고 리키지가 최소화된 신뢰성이 있는 MOSFET을 구현할 수 있도록 한다.

또한, 본 발명의 기술적 사상에 의한 MOSFET을 구비한 반도체 장치는 기판 상으로 다수의 종류의 MOS, 예컨대, NMOS, PMOS 및 CMOS가 구비되는 로직 소자에 있어서, Ⅲ-Ⅴ족 화합물 기반의 채널 영역을 사용하고 각각의 게이트 전극으로 주입되는 이온의 종류나 도핑 농도를 조절하여 각 MOS에 따라 다양한 문턱 전압을 가지게 함으로써, 고성능 및 신뢰성의 로직 소자를 용이하게 구현할 수 있도록 한다.

도 1은 본 발명의 일 실시예에 따른 평면형(planar-type)의 MOSFET에 대한 단면도이다.
도 2는 다양한 Ⅲ-Ⅴ족 화합물 반도체의 밴드갭(bandgap) 및 성분 함량에 따른 밴드-정렬(band-alignment)을 보여주는 그래프이다.
도 3은 하프늄 기반의 메탈 게이트에 알루미늄 이온 주입에 의해 플랫밴드 전압(flatband voltage: VFB)이 이동되는 것을 보여주는 그래프이다.
도 4 내지 도 8은 본 발명의 일 실시예들에 따른 평면형의 MOSFET들에 대한 단면도들이다.
도 9a 내지 도 9g는 도 1의 MOSFET을 제조하는 과정을 보여주는 단면도들이다.
도 10은 도 9g의 이온 주입 후 게이트 구조체를 확대하여 보여주는 단면도이다.
도 11a 내지 도 11d는 도 5의 MOSFET을 제조하는 과정을 보여주는 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 핀형(FIN-type)의 MOSFET에 대한 사시도이고, 도 13a 및 도 13b는 각각 도 12의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ'부분을 절단하여 보여주는 단면도들이다.
도 14의 본 발명의 일 실시예에 따른 핀형의 MOSFET에 대한 사시도이고, 도 15a 및 도 15b는 각각 도 14의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ'부분을 절단하여 보여주는 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 핀형의 MOSFET에 대한 사시도이고, 도 17a 및 도 17b는 각각 도 16의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ'부분을 절단하여 보여주는 단면도들이다.
도 18a 내지 도 18k는 도 16의 MOSFET을 제조하는 과정을 보여주는 사시도들이고, 도 19a와 도 19b, 도 20a와 도 20b, 도 21a와 도 21b, 도 22a와 도 22b, 그리고 도 23a와 도 23b 각각은 도 18g, 도 18h, 도 18i, 도 18j, 도 18k의 A - A'와 B - B'부분을 절단하여 보여주는 단면도들이다.
도 24는 본 발명의 일 실시예들에 따른 MOSFET을 복수 개 포함하는 반도체 장치에 대한 단면도이다.
도 25 내지 27은 본 발명의 일 실시예들에 의한 MOSFET들 중 적어도 하나를 포함하는 전자 시스템들을 개략적으로 도시한 블록 구성도들이다.
도 28은 본 발명의 실시예들에 의한 MOSFET들 중 적어도 하나를 포함하는 전자 시스템의 응용예로서의 모바일 기기를 개략적으로 도시한 사시도이다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.

이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것이다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 평면형(planar-type)의 MOSFET에 대한 단면도이다.

도 1을 참조하면, 본 실시예에 따른 MOSFET(100)은 기판(110), 버퍼층(120), 반도체층(130) 및 게이트 구조체(140)를 포함할 수 있다.

기판(110)은 반도체 기판일 수 있다. 상기 반도체 기판은 실리콘 웨이퍼와 같은 IV족 물질 웨이퍼, 또는 III-V족 화합물 웨이퍼로 형성될 수 있다. 또한, 상기 반도체 기판은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 상기 반도체 기판은 단결정 웨이퍼에 한정되지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 상기 반도체 기판으로서 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다.

일부 실시예들에서, 기판(110)은 실리콘(Si)을 포함할 수 있다. 다른 일부 실시예들에서, 기판(110)은 저마늄(Ge)과 같은 반도체 원소, 또는 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 및 인듐포스파이드(InP)와 같은 화합물 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 기판(110)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX층 (Buried Oxide Layer)을 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예컨대, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 도핑되는 불순물 이온의 종류에 따라 기판(110)은 P형 기판 또는 N형 기판을 구성할 수 있다.

버퍼층(120)은 기판(110)과 상부의 반도체층(130) 사이의 격자상수 및 열팽창계수의 차이를 완화시키는 층일 수 있다. 만약, 기판(110)과 반도체층(130)이 동일 물질로 형성되는 경우에 버퍼층(120)은 생략될 수도 있다. 이러한 버퍼층(120)은 단일층 또는 다중층으로 형성될 수 있다. 버퍼층(120)은 예컨대, 수㎛ 정도의 두께로 형성될 수 있다. 물론, 버퍼층(120)의 두께가 상기 수치에 한정되는 것은 아니다.

경우에 따라, 기판(110)과 버퍼층(120) 사이에 소정의 씨드층(seed layer)이 더 구비될 수 있다. 상기 씨드층은 버퍼층(120)의 성장을 위한 베이스층일 수 있다. 만약, 버퍼층(120)이 다중층으로 형성된 경우에 각각의 층에 대응하여 상기 씨드층들이 형성될 수도 있다.

본 실시예의 MOSFET(100)에서, 기판(110)이 실리콘(Si)으로 형성되고, 반도체층(130)이 인듐갈륨아세나이드(InGaAs)로 형성된 경우에, 버퍼층(120)은 기본적으로 갈륨아세나이드(GaAs)/인듐포스파이드(InP)/인듐알루미늄아세나이드(InAlAs)의 삼중층으로 형성될 수 있다. 또한, 이에 한하지 않고 인듐포스파이드(InP)층, InGaAs-중간층(InterLayer: IL), 실리콘델타도핑(Si Delta-Doped: Si-DD)층 등이 더 포함될 수 있다. 예컨대, 버퍼층(120)은 InP/InGaAs-IL/InP/InAlAs/Si-DD/InAlAs의 다중층으로 형성될 수 있다. 여기서, InP는 여러 가지 온도 조건에서 다양한 두께로 형성될 수 있다. 또한, InAlAs도 다양한 두께로 형성될 수 있다. 그 외 AlGaAs/GaAs, i-GaAs 등의 다양한 물질층들이 버퍼층(120)에 포함되거나 이용될 수 있다.

반도체층(130)은 Ⅲ-Ⅴ족 화합물로 형성될 수 있다. 예컨대, 반도체층(130)은 인듐아세나이드(InAs), 갈륨포스파이드(GaP), 갈륨안티몬(GaSb), 인듐포스파이드(InP), 갈륨아세나이드(GaAs), 인듐안티몬(InSb), 인듐갈륨아세나이드(In1 - xGaxAs, 0≤x≤1) 등으로 형성될 수 있다. 본 실시예에의 MOSFET(100)에서, 반도체층(130)은 InAs 또는 In1 - xGaxAs로 형성될 수 있다. 한편, In1 - xGaxAs의 경우, x가 0.47 정도 일 수 있다. 물론, 성분량이 상기 수치에 한정되는 것은 아니다.

반도체층(130)은 도시된 바와 같이 소스/드레인 영역(132), 및 채널 영역(135)을 포함할 수 있다. 도시된 바와 같이 채널 영역(135)은 게이트 구조체(140) 하부에 배치되고 소스/드레인 영역(132)은 채널 영역(135) 양측에 배치될 수 있다. 이러한 반도체층(130)은 수 내지 수십 ㎛의 두께를 가질 수 있다. 물론, 반도체층(130)의 두께가 상기 수치에 한정되는 것은 아니다.

채널 영역(135)은 반도체층(130)을 기반으로 하여 형성되므로, 앞서 반도체층(130)의 성분으로서 언급한 여러 가지 Ⅲ-Ⅴ족 화합물 반도체로 형성될 수 있다. 이러한 채널 영역(135)에는 불순물 이온이 도핑되지 않을 수 있다. 그러나 채널 영역(135)에 불순물 이온이 도핑되는 것을 배제하는 것은 아니다. 예컨대, 채널 영역(135)에 미량의 불순물 이온이 도핑될 수 있다. 한편, 채널 영역(135)은 반도체층(130) 전체를 말하는 것이 아니라 소스 영역(132)과 드레인 영역(132) 사이에 채널이 형성되는 부분만을 의미한다. 그에 따라, 채널 영역(135)은 게이트 구조체(140) 하부에 위치하는 반도체층(130)의 매우 얇은 두께 부분만을 의미할 수 있다. 예컨대, 채널 영역(135)은 100㎚ 이하의 두께로 형성될 수 있다. 물론, 채널 영역(135)의 두께가 상기 수치에 한정되는 것은 아니다.

채널 영역(135)을 구성하는 Ⅲ-Ⅴ족 화합물은 실리콘을 대체할 수 있는 고이동도(high mobility) 물질로 주목받고 있다. 예컨대, GaAs, InGaAs, InAs, InP 등과 같은 Ⅲ-Ⅴ족 화합물 반도체는 실리콘에 비해 우수한 전자 이동도로 가져 차세대 NMOS 채널 물질로 연구가 활발히 진행 중이다. 특히, InGaAs의 경우 전자 이동도가 실리콘과 비교하여 10배 정도 빠르면서도 밴드갭은 0.75eV 정도여서 온-커런트(On-Current)는 최대화하면서 오프 상태(Off State)에서는 리키지(leakage)를 용이하게 제어할 수 있어 최적의 채널 물질로 떠오르고 있다.

다만, Ⅲ-Ⅴ족 화합물은 실리콘과 비교하여 일함수(work function)가 크기 때문에, Ⅲ-Ⅴ족 화합물을 채널로 하면서 금속으로 게이트를 구성한 MOSFET을 구현하는 경우, 문턱 전압(threshold voltage, Vth)이 0V 정도 또는 그 이하가 되어 0.3V 이상의 문턱 전압을 얻지 못하는 한계가 있다. 일반적으로 MOSFET의 안정적인 동작을 위해서는 최소 0.2V 이상의 문턱 전압이 필요하며, 또한 최적의 동작을 위해서는 0.3V 이상의 문턱 전압이 필요할 수 있다.

참고로, 문턱 전압은 하기의 식 (1) 에 의해 계산될 수 있다.

Vth = φms-(Qox + Qd)/Cox + 2φf .................식(1)

여기서, φms는 게이트를 구성하는 금속과 채널을 구성하는 반도체의 일함수 전위차이고, Qox는 게이트 산화막 표면에서의 고정전하이며, Qd는 이온층에서의 양전하이며, Cox는 게이트의 단위 면적당 커패시턴스이며, φf는 진성 또는 고유 페르미 준위(Ei)와 반도체의 페르미 준위(Ef)의 전위차를 의미할 수 있다.

식(1)에 따라, Vth을 조절하기 위하여 다음과 같은 방법들이 수행될 수 있다. 첫 번째는 φms을 조절하는 방법이다. 두 번째는 Qox을 조절하는 방법이다. 그리고 세 번째는 φf을 조절하는 방법이다.

예컨대, 첫 번째 방법의 경우는 반도체나 금속에 이온을 도핑하여 이룰 수 있다. 즉, 이온을 도핑하여 반도체 또는 금속의 일함수를 높이거나 낮춤으로써, 반도체와 금속 간의 일함수 차이를 크게 또는 작게 할 수 있다. 두 번째 방법의 경우는 Qox 의 값을 높이거나 줄임으로써 이룰 수 있는데, 식(1)에 따라 Qox 의 값이 줄어들면 Vth가 줄어들고 Qox 의 값이 커지면 Vth가 커질 수 있다. 한편, Qox = ε0εR/tox로 표현되고, 여기서, εR은 게이트의 유전상수이고, tox는 게이트의 두께이므로, 만약, Qox을 줄이고자 하면, 게이트의 두께를 늘리던가 유전상수가 낮은 물질을 사용하면 된다. 한편, 세 번째 방법의 경우는 반도체에 이온을 도핑함으로써 이룰 수 있다. 예컨대, p형 기판으로 반도체층이 이루어지는 경우에 아세나이드(As)를 도핑함으로써, φf를 키울 수 있다.

다만, 본 실시예의 MOSFET(100)과 같이 Ⅲ-Ⅴ족 화합물을 채널로 이용하는 경우에는 채널 영역을 이루는 반도체에 이온을 도핑하는 것은 이온화된 불순물에 의한 충돌(ionized impurity scattering)이 증가하여 이동도를 감소시키는 결과가 되어 바람직하지 않을 수 있다. 따라서, 앞서 첫 번째 방법 중 반도체에 이온을 도핑하는 방법, 그리고 세 번째 방법은 제외될 수 있다. 또한, 두 번째 방법의 경우도 게이트를 구성하는 금속 및 그 사이즈가 결정되어 있는 경우 그 변경이 용이하지 않을 수 있다. 따라서, 본 실시예의 MOSFET에서는 Vth을 증가시키기 위하여, 첫 번째 방법 중에 금속에 이온을 도핑하는 방법을 선택할 수 있다. 금속에 이온 도핑을 하여 일함수 또는 Vth를 증가시키는 것에 대해서는 도 3의 그래프를 통해 좀더 상세히 설명한다.

소스/드레인 영역(132)은 Ⅲ-Ⅴ족 화합물 기반의 반도체층(130)에 불순물 이온이 도핑되어 형성될 수 있다. 일반적으로, Ⅲ-Ⅴ족 화합물 기반의 반도체층(130)을 이용하는 경우, P-채널 MOS, 즉 PMOS를 구현하기 위하여 4가의 탄소족 원소를 불순물 이온으로 이용하고, N-채널 MOS, 즉 NMOS를 구현하기 위하여 2가의 알칼리토금속 원소를 불순물 이온으로 이용할 수 있다. 그러나 구체적인 PMOS 또는 NMOS를 구현하는 데에 있어서, 불순물 이온이 상기 탄소족이나 알칼리토금속에 제한되는 것은 아니고, 다른 족 또는 금속의 원소들이 불순물이온으로 이용될 수도 있다.

구체적인 예로서, 채널 영역(135)을 구성하는 반도체층(130)이 InGaAs로 형성된 경우에, PMOS를 구현하기 위하여, 반도체층(130)의 소정 영역에 베릴륨(Be), 망간(Mg), 아연(Zn), 탄소(C) 등의 이온이 도핑됨으로써, 소스/드레인 영역(132)이 형성될 수 있다. 한편, NMOS를 구현하기 위하여, 반도체층(130)의 소정 영역에 실리콘(Si), 주석(Sn) 등의 이온이 도핑됨으로써, 소스/드레인 영역(132)이 형성될 수 있다.

또한, 반도체층(130)이 InAs로 형성된 경우에, PMOS를 구현하기 위하여, 반도체층(130)의 소정 영역에 베릴륨(Be), 아연(Zn), 카드뮴(Cd) 등의 이온이 도핑됨으로써, 소스/드레인 영역(132)이 형성될 수 있다. 한편, NMOS를 구현하기 위하여, 반도체층(130)의 소정 영역에 탄소(C), 실리콘(Si), 주석(Sn) 등의 이온이 도핑됨으로써, 소스/드레인 영역(132)이 형성될 수 있다.

소스/드레인 영역(132)을 형성하기 위하여 이용되는 불순물 이온들이 전술한 이온들에 한정되는 것은 아니다. 예컨대, 반도체층을 구성하는 Ⅲ-Ⅴ족 화합물의 종류, 그리고 PMOS 또는 NMOS을 구현할 것인가에 따라 다양한 불순물 이온들이 이용될 수 있음은 물론이다.

게이트 구조체(140)는 유전체층(142), 게이트 전극(144) 및 스페이서(146)를 포함할 수 있다.

유전체층(142)은 반도체층(130), 예컨대 채널 영역(135) 상에 배치될 수 있다. 경우에 따라, 유전체층(142)은 반도체층(130) 상면 전체에 배치될 수도 있다. 이러한 유전체층(142)은 2.2 내지 3㎚의 두께로 형성될 수 있다. 물론, 유전체층(142)의 두께가 상기 수치에 한정되는 것은 아니다.

유전체층(142)은 실리콘옥사이드(SiO2)와 같은 산화물 또는 실리콘나이트라이드(SiNx)와 같은 질화물로 형성될 수 있다. 또한, 유전체층(142)은 유전상수 값이 큰(high-k) 유전물질로 형성될 수도 있다. 예컨대, 유전체층(142)은 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 지르코늄옥사이드(ZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0 .5T0 .5aO3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수 있다. 본 실시예의 MOSFET(100)에서, 유전체층(142)은 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 티타늄옥사이드(TiO2), 알루미늄옥사이드(Al2O3) 등과 같은 금속산화물, 그들의 실리케이트(silicates) 또는 알루미네이트(aluminates)로 형성될 수 있다.

또한, 유전체층(142)은 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON)과 같은 금속질화산화물, 그들의 실리케이트 또는 알루미네이트로 형성될 수 있다. 상기 실리케이트 또는 알루미네이트는 예컨대, ZrSiON, HfSiON, LsAiON, YsiON, ZrAlON, HfAlON 등일 수 있다.

더 나아가 유전체층(142)은 페로브스카이트형 산화물(perovskite-type oxides), 니오베이트(niobate) 또는 탄탈레이트(tantalate) 시스템 물질, 텅스텐-브론즈(tungsten-bronze) 시스템 물질, 그리고 Bi-layered 페로스카이트 시스템 물질 등으로도 형성될 수 있다.

이러한 유전체층(142)은 CVD(chemical cpor deposition), LPCVD(low presure CVD), APCVD(atmospheric Pressure CVD), LTCVD(low temperature CVD), PECVD(plasma enhanced CVD), ALCVD(atomic layer CVD) 또는 ALD(atomic layer deposition), PVD(physical vapor deposition) 등 다양한 증착 방법으로 형성될 수 있다.

게이트 전극(144)은 금속을 기반으로 형성될 수 있다. 게이트 전극(144)은 유전체층(142) 상에 단일층 또는 다중층으로 형성될 수 있다. 이러한 게이트 전극(144)은 20 ~ 30 ㎚의 두께로 형성될 수 있다. 물론, 게이트 전극(144)의 두께가 상기 수치에 한정되는 것은 아니다.

게이트 전극(144)은 하부의 Ⅲ-Ⅴ족 화합물 기반의 반도체층(130)과의 일함수 차이를 크게 하기 위하여 일함수가 높은 금속으로 형성된 수 있다. 예컨대, 게이트 전극(144)은 일함수가 3.9 ~ 4.2eV 정도인 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈룸(Ta), 알루미늄(Al) 및 그들의 합금으로 형성될 수 있다. 상기 합금으로 상기 금속들을 포함한 메탈카바이드, 예컨대, 하프늄카바이드(HfC), 지르코늄카바이드(ZrC), 티타늄카바이드(TiC), 탄탈룸카바이드(TaC), 및 알루미늄카바이드(Al4C3) 등을 들 수 있다.

또한, 게이트 전극(144)은 일함수가 4.9 ~ 5.2eV 정도인 루테늄(Ru), 팔라듐(Pd), 플래티늄(Pt), 코발트(Co), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo) 및 도전성 금속산화물로 형성될 수 있다. 상기 도전성 금속산화물은 예컨대, 루테늄옥사이드(RuO2)를 들 수 있다.

한편, 게이트 전극(144)은 상기 금속들에 한정되지 않고 다른 다양한 금속들로 형성될 수 있음은 물론이다.

본 실시예의 MOSFET(100)에서, 게이트 전극(144)은 일함수가 4.72 ~ 5.0eV인 레늄(Re), 일함수가 5.0 ~ 5.7eV인 이리듐(Ir), 일함수가 5.32 ~ 5.5eV인 백금(Pt), 일함수가 4.8 ~ 5.2eV인 팔라듐(Pd), 일함수가 4.7 ~ 5.0eV인 티타늄나이트라이드(TiN) 등으로 형성될 수 있다. 덧붙여, 일함수가 너무 큰 금속의 경우 안정적인 금속에 해당하여 반응성이 떨어질 수 있다. 그에 따라, 게이트 구조체 형성을 위한 식각 공정이 어려워지는 문제가 발생할 수 있다.

이러한 문제를 해결하기 위하여, 매우 높은 일함수를 갖는 금속을 게이트 전극(144)으로 바로 이용하지 않고 비교적 낮은 일함수를 갖는 금속으로 먼저 게이트 전극(144)을 형성하고 그 후 이온 주입(Ion-Implantation)을 통해 이온을 도핑함으로써, 게이트 전극(144)의 일함수를 높이는 방법을 이용할 수 있다. 예컨대, 5.0eV 이하의 일함수를 갖는 금속으로 게이트 전극(144)을 형성하고, 그 후 게이트 전극(144)에 이온 주입(Ion-Implantation)을 통해 이온을 도핑함으로써 5.0eV 이상의 일함수를 갖는 게이트 전극(144)을 구현할 수 있다.

본 실시예의 MOSFET(100)에서, 게이트 전극(144)은 채널 영역(135)을 구성하는 Ⅲ-Ⅴ족 화합물 반도체층과의 일함수 차이를 크게 하기 위하여 이온 주입(Ion-Implantation)이 수행된 상태일 수 있다. 즉, 게이트 전극(144)은 이온 주입을 통해 주입된 이온들을 포함할 수 있다. 예컨대, 게이트 전극(144)은 TiN, 나이트라이드(TaN), 티타늄카바이드(TiC), 및 탄탈룸카바이드(TaC) 등으로 형성된 후 이온이 도핑된 층일 수 있다.

게이트 전극(144)으로 주입된 이온들은 예컨대, 질소(N), 산소(O), 염소(Cl), 브롬(Br) 등의 이온들일 수 있다. 예컨대, 본 실시예의 MOSFET(100)에서, 게이트 전극(144)이 티타늄나이트라이드(TiN)로 형성된 경우에, 질소(N) 이온이 도핑될 수 있다. 좀더 구체적으로, 본 실시예의 MOSFET(100)에서, 게이트 전극(144)은 티타늄나이트라이드(TiN)/티타늄알루미늄카바이드(TiAlC)/TiN의 다중층으로 형성될 수 있고, 그러한 게이트 전극(144)에 0.1 ~ 1 kV 에너지로 1*1016 내지 5*1016cm-3 정도의 도핑 농도로 질소(N) 이온들이 주입되어 형성될 수 있다.

한편, 게이트 전극(144)은 TiN층 뿐만이 아니고 그 상부로 다수의 금속층을 더 포함할 수 있다. 그와 같이 게이트 전극(144)이 TiN층을 포함한 다중층으로 형성되는 경우에, 전체 게이트 전극(144)의 두께는 20 ~ 30 ㎚ 정도일 수 있고, TiN층은 5㎚ 이하의 두께를 가질 수 있다.

본 실시예의 MOSFET(100)은 게이트 전극(144)으로 이온들이 주입됨으로써, 0.4V 정도의 문턱 전압이 구현될 수 있다. 물론, 그 이상 문턱 전압도 가능하며, 때에 따라 그 이하의 문턱 전압이 구현될 수 있다. 예컨대, 게이트 전극(144)으로 적절한 금속을 선택하고 또한 적절한 공정 조건으로 이온들을 주입함으로써, 0.25V 또는 0.33V 등 다양한 문턱 전압을 구현할 수 있다.

스페이서(146)는 유전체층(142) 및 게이트 전극(144)의 측벽으로 형성될 수 있다. 이러한 스페이서(146)는 실리콘질화물 또는 실리콘산화물로 형성될 수 있다. 예컨대, 스페이서(146)는 실리콘나이트라이드(SiNx)로 형성될 수 있다. 이러한 스페이서(146)는 기판 결과물 전면으로 PECVD, LPCVD 등으로 SiNx을 증착하여 SiNx층을 형성하고, 이방적 식각, 또는 에치백 등을 통해 게이트 전극(144)과 반도체층(130) 상면 부분의 SiNx층을 제거하고 유전체층(142) 및 게이트 전극(144)의 측벽에 유지시킴으로써 형성될 수 있다. 한편, 스페이서(146)는 반도체층(130)에 이온 주입을 통해 소스/드레인 영역(132) 형성할 때, 게이트 전극(144)과 함께 마스크의 기능을 할 수 있다.

본 실시예의 의한 MOSFET(100)은 채널 영역(135)이 Ⅲ-Ⅴ족 화합물 기반의 반도체층으로 형성되고 또한, 게이트 구조체(140)의 게이트 전극(144)이 금속을 기반으로 형성되되 이온이 주입되어 높은 일함수를 가질 수 있다. 그에 따라, 본 실시예의 의한 MOSFET(100)은 고 이동도를 가지면서도 0.3V 이상의 높은 문턱 전압을 가짐으로써, 고성능으로 동작하고 리키지가 최소화된 신뢰성이 있는 MOSFET을 구현할 수 있도록 한다.

또한, 기판 상으로 다수의 종류의 MOS, 예컨대, NMOS, PMOS 및 CMOS가 구비되는 로직 소자에 있어서, Ⅲ-Ⅴ족 화합물 기반의 채널 영역을 사용하고 각각의 게이트 전극으로 주입되는 이온의 종류나 도핑 농도를 조절하여 각 MOS에 따라 다양한 문턱 전압을 가지게 함으로써, 고성능 및 신뢰성의 로직 소자를 용이하게 구현할 수 있다.

도 2는 다양한 Ⅲ-Ⅴ족 화합물 반도체의 밴드갭(bandgap) 및 성분 함량에 따른 밴드-정렬(band-alignment)을 보여주는 그래프로서, 왼쪽 부분이 Ⅲ-Ⅴ족 화합물 반도체의 밴드갭을 나타내고, 오른쪽 부분은 인갈륨아세나이드(In1-xGaxAs, 0≤x≤)에서 x에 따른 밴드갭을 차례로 나열한 밴드-정렬을 보여주고 있다.

도 2를 참조하면, 일반적으로 일함수(work function)는 가전자대(Valence Band) 에너지 준의(Ev)와 진공 에너지 준위(Eo)의 차이로 정의될 수 있다. 즉, 일함수는 어떤 물질에 속박되어 있는 전자가 물질을 탈출해서 자유공간의 자유전자가 되기 위하여 필요한 최소 에너지를 의미한다. 한편, 반도체의 경우는 페르미 준위(Ef)와 진공 에너지 준위(Eo)의 차이로 일함수가 계산되며, 페르미 준위(Ef)는 이온 도핑이 없는 경우(Efi) 가전자대 에너지 준위(Ev)와 전도대(Conduction Band) 에너지 준위(Ec)의 중간값이 될 수 있다.

도시된 바와 같이 실리콘(Si)은 4.55eV 정도의 일함수를 가지며, Ⅲ-Ⅴ족 화합물 반도체들은 대부분 실리콘과 비교하여 더 큰 일함수를 갖는 것을 확인할 수 있다. 그에 따라, 게이트 전극을 구성하는 금속들과 채널 영역을 구성하는 Ⅲ-Ⅴ족 화합물 반도체들 사이의 일함수의 차이가 더 적어짐으로써, MOS을 구현하는 경우에 식(1)에 기초하여 문턱 전압은 거의 0에 가깝거나 마이너스가 될 수 있다. 따라서, 게이트 전극을 구성하는 금속들의 일함수를 상대적으로 높여줄 필요가 있다.

한편, 채널 영역을 구성하는 Ⅲ-Ⅴ족 화합물 반도체로 In1 - xGaxAs를 사용하는 경우에, 오른쪽 그래프를 통해 알 수 있듯이 x 값에 따라 밴드갭이 달라지고 그에 따라 일함수도 달라지는 것을 알 수 있다. 그에 따라, 이동도, 밴드갭 및 일함수 등을 고려하여 적절한 x값을 선택함으로써 고성능의 MOS을 구현할 수 있다. 예컨대, x=0.47인 경우, 즉 In0 .53Ga0 .47As는 실리콘에 비해 10배 정도의 빠른 이동도를 가지면서도, 또한 0.75eV의 밴드갭을 가져 온-커런트는 최대화하면서 오프 상태에서의 리키지는 용이하게 제어할 수 있다. 다만, 전술한 바와 같이 일함수가 실리콘(Si)에 비교하여 크기 때문에 0.3V 이상의 문턱 전압을 획득하는 데에 어려움이 있을 수 있다. 그러나 본 실시예의 MOSFET(100)에서는 금속의 게이트 전극에 이온을 주입함으로써 일함수를 높일 수 있고, 그에 따라 문턱 전압을 높임으로써 상기의 문제를 해결할 수 있다.

도 3은 하프늄 기반의 메탈 게이트에 알루미늄 이온 주입에 의해 플랫밴드 전압(flatband voltage: VFB)이 이동되는 것을 보여주는 그래프이다.

도 3은 실리콘 기판 상의 TiN/HfO2/SiO2 적층구조에 알루미늄 이온 주입을 한 결과를 보여주고 있다. 한편, 왼쪽 화살표에 대응하는 그래프 경우는 TiN층에 알루미늄 이온 주입을 하고 폴리 실리콘을 증착한 경우에 대한 것이고, 오른쪽 화살표에 대응하는 그래프는 TiN층에 폴리 실리콘을 증착한 후에 알루미늄 이온 주입을 한 경우에 대한 것이다.

도시된 바와 같이 둘 다 플랫밴드 전압(VFB)이 증가함을 알 수 있고, 특히 TiN층에 바로 알루미늄 이온을 주입하는 것이 플랫밴드 전압(VFB)이 더 많이 증가함을 확인할 수 있다. 이는 다른 물질층을 거쳐서 이온 주입이 되는 경우에 다른 물질층을 통과하면서 손실이 발생하거나 이온의 특성이 변질되어 일함수 증가의 기능이 감소하는 것으로 해석할 수 있다. 여기서, EOT는 하이-k(HK)/메탈게이트(MG) 구조에서 등가 산화막 두께(Equivalent Oxide Thickness)를 의미하는 것으로 트랜지스터의 전환 정밀도를 유지하기 위하여 감소되는 것이 바람직하나 너무 감소되는 경우에는 리키지가 증가할 수 있다.

참고로, 플랫밴드 전압(VFB)은 실리콘 기판 위에 에너지 밴드를 평탄하게 하기 위하여 게이트 전극에 인가해야 하는 전압(Vg)을 의미하며, 이상적인 MOS 구조에서는 플랫밴드 전압(VFB)은 게이트 전극과 실리콘의 일함수 차이(φms)가 되나, 실제의 MOS 소자의 경우에 실리콘과 게이트 산화막 사이에 표면상태가 존재하므로 그에 따른 전압이 고려되어야 한다. 즉, 실제의 MOS 소자의 플랫밴드 전압(VFB)은 이상적인 플랫밴드 전압(φms)에서 표면상태에 의한 MOS 커패시터의 양단 전압의 차이(△Vox) 를 빼주어야 한다.

한편, 플랫밴드 전압(VFB)이 일함수 차이(φms)를 기본 팩터로서 포함하고, 또한, 식(1)에서 문턱 전압(Vth)이 일함수 차이(φms)를 기본 팩터로서 포함한다는 사실을 고려할 때, 플랫밴드 전압(VFB)은 문턱 전압(Vth)에 어느 정도 비례함을 알 수 있다. 즉, 플랫밴드 전압(VFB)이 높아지면 문턱 전압이 높아질 수 있다.

결국, 도 3은 금속의 게이트 전극에 이온을 주입함으로써, 플랫밴드 전압(VFB)을 높일 수 있고, 그에 따라 문턱 전압을 높일 수 있음을 보여준다.

도 4 내지 도 8은 본 발명의 일 실시예들에 따른 평면형의 MOSFET들에 대한 단면도들이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.

도 4를 참조하면, 본 실시예의 MOSFET(100a)은 반도체층(130a)에 소스/드레인 영역(132a)의 구조를 제외하고 도 1의 MOSFET(100)의 구조와 동일할 수 있다. 즉, 본 실시예의 MOSFET(100a)에서, 소스/드레인 영역(132a)은 스페이서(146) 하부에 형성된 저농도 불순물 영역(Lightly Doped Drain: LDD)(132l)을 더 포함할 수 있다. 그에 따라, 소스/드레인 영역(132a)은 LDD 영역(132l)과 고농도 불순물 영역(132h)을 포함할 수 있다. 여기서, 고농도 불순물 영역(132h)은 도 1의 소스/드레인 영역(132)에 대응할 수 있다.

LDD 영역(132l)은 스페이서(146) 형성 전에 낮은 농도로 이온을 주입하여 형성하고, 고농도 불순물 영역(132h)은 스페이서(146) 형성 후에 고농도로 이온을 주입하여 형성할 수 있다. 이러한 LDD 영역(132l)은 캐리어(Hot Carrier) 효과 및 숏 채널(Shout-Channel) 효과를 감소시키기 위해 형성될 수 있다. 이하의 평면형의 모든 MOSFET 실시예에서, LDD 영역(132l)은 MOS의 요구되는 특성에 따라 형성될 수도 있고 형성되지 않을 수도 있다.

본 실시예의 MOSFET(100a)에서도, 채널 영역(135)을 구성하는 반도체층(130a)이 Ⅲ-Ⅴ족 화합물 반도체로 이루어지고, 또한 게이트 전극(144)은 금속을 기반으로 형성되되, 이온이 주입되어 높은 일함수를 가질 수 있다. 그에 따라, 본 실시예의 MOSFET(100a) 역시 고 이동도 및 높은 문턱 전압을 가질 수 있다.

도 5를 참조하면, 본 실시예의 MOSFET(100b)은 게이트 구조체(140a)의 구조가 도 1의 MOSFET(100)과 다를 수 있다. 예컨대, 게이트 구조체(140a)는 유전체층(142), 이중 게이트 전극(144a) 및 스페이서(146)를 포함할 수 있다. 유전체층(142)과 스페이서(146)는 도 1의 MOSFET(100)에서 설명한 바와 같다.

이중 게이트 전극(144a)은 제1 금속층(MG1) 및 제2 금속층(MG2)을 포함할 수 있다. 제1 금속층(MG1)은 이온이 주입되는 층일 수 있다. 예컨대, 제1 금속층(MG1)은 TiN층일 수 있다. 이때, 주입된 이온은 질소 이온일 수 있다. 물론, 제1 금속층(MG1)은 TiN층에 한정되는 것은 아니다. 예컨대, 도 1의 MOSFET(100b)에서 전술한 다양한 금속으로 제1 금속층(MG1)이 형성될 수 있다. 구체적으로, 제1 금속층(MG1)은 TiN 이외에 TaN, TiC, 및 TaC 등으로 형성될 수 있다.

제2 금속층(MG2)은 일함수가 높으면서도 갭필(gap fill) 특성이 우수하고 또한, 폴리싱을 통해 쉽게 제거될 수 있는 금속으로 형성될 수 있다. 한편, 제2 금속층(MG2)은 이온 주입이 되지 않지 않는 층일 수 있다. 즉, 제2 금속층(MG2)은 채널 영역(135)과 거리가 있으므로 문턱 전압 상승에 크게 영향을 미치지 않을 수 있고, 그에 따라 이온 주입의 필요성이 적을 수 있다. 물론, 제2 금속층(MG2)에 이온 주입이 전적으로 배제하지는 않는다. 제2 금속층(MG2)은 예컨대, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), TiN 등으로 형성될 수 있다.

한편, 게이트 전극(144a)은 전체 두께 20 ~ 30㎚ 정도로 형성될 수 있고, 그러한 경우에, 제1 금속층(MG1)은 5㎚ 이하의 두께로 형성될 수 있다. 그러나 게이트 전극(144a)의 두께나 제1 금속층(MG1)의 두께가 상기 수치에 한정되는 것은 아니다.

도 6을 참조하면, 본 실시예의 MOSFET(100c)는 도 5의 MOSFET(100b)과 유사할 수 있다. 다만, 본 실시예의 MOSFET(100c)에서, 게이트 전극(144b)의 구조가 도 5의 MOSFET(100b)의 게이트 전극(144a)과 다를 수 있다. 즉, 게이트 전극(144b) 중 제1 금속층(MG1)은 3중층(a, b, c)으로 형성될 수 있다. 한편, 본 실시예의 MOSFET(100c)에서도, 도 5의 MOSFET(100b)에서와 같이 제1 금속층(MG1)은 이온이 주입되는 층이고 제2 금속층(MG2)은 이온이 주입되지 않는 층일 수 있다.

본 실시예의 MOSFET(100c)에서, 제1 금속층(MG1)은 TiN/티타늄알루미늄카바이드(TiAlC)/TiN 층으로 형성될 수 있다. 다시 말해서, 유전체층(142) 상에 TiN층(a)이 형성되고, 그 위로 TiAlC층(b)이 형성되며, 다시 그 위로 TiN층(c)이 형성될 수 있다. 이온은 세 층 중 적어도 어느 한 층에 주입될 수 있다. 즉, 질소 이온이 세 층 전체에 주입될 수도 있고, 최하부의 TiN층(a)에만 주입될 수도 있다. 구체적으로, 질소 이온은 TiN/TiAlC/TiN의 제1 금속층(MG1)으로 0.1 ~ 1 kV 에너지로 1*1016 내지 5*1016cm-3 정도의 도핑 농도로 주입될 수 있다.

지금까지, 제1 금속층(MG1)이 3중층으로 형성되는 경우를 설명하였지만, 이에 한하지 않고, 제1 금속층(MG1)은 2중층으로 형성될 수도 있고, 4중층 이상으로 형성될 수도 있음은 물론이다.

도 7을 참조하면, 본 실시예의 MOSFET(100d)는 게이트 전극(144c)의 구조에서 도 5의 MOSFET(100b)과 다를 수 있다. 예컨대, 게이트 전극(144c)은 중간 금속층(MGi)을 더 포함할 수 있다. 즉, 게이트 전극(144c)은 제1 금속층(MG1), 중간 금속층(MGi) 및 제2 금속층(MG2)을 포함할 수 있다. 제1 금속층(MG1)과 제2 금속층(MG2)은 도 5의 MOSFET(100b)에서 전술한 바와 같다.

중간 금속층(MGi)은 제1 금속층(MG1)과 제2 금속층(MG2)의 결합 특성이 좋지 않은 경우에 결합 특성을 향상시키고 또한 제2 금속층(MG2)의 갭필 특성 향상에 기여할 수 있다. 경우에 따라, 중간 금속층(MGi)은 제2 금속층(MG2) 성장을 위한 씨드층으로 작용할 수도 있다.

본 실시예의 MOSFET(100d)에서, 단일층의 중간 금속층(MGi)이 형성되었지만, 경우에 따라 다중층의 중간 금속층(MGi)이 형성될 수도 있다. 중간 금속층(MGi)은 이온이 주입되지 않는 층일 수 있으나, 이온 주입이 전적으로 배제되는 것은 아니다.

도 8을 참조하면, 본 실시예의 MOSFET(100e)은 버퍼층(120a)의 구조가 도 1의 MOSFET(100)과 다를 수 있다. 즉, 본 실시예의 MOSFET(100e)에서 버퍼층(120a)은 다중층으로 형성될 수 있다. 예컨대, 버퍼층(120a)은 GaAs/InP/InAlAs의 3중층(122, 124, 126)으로 형성될 수 있다. 즉, 버퍼층(120a)은 기판(110) 상에 순차적으로 적층된 GaAs층(122), InP층(124), 및 InAlAs층(126)을 포함할 수 있다.

도 1의 MOSFET(100)에서 설명한 바와 같이 버퍼층(120a)은 상기 3중층(122, 124, 126) 이외에도, InGaAs-중간층(InterLayer: IL), 실리콘델타도핑(Si Delta-Doped: Si-DD)층, AlGaAs/GaAs, i-GaAs 중 적어도 하나가 더 포함할 수 있다. 그에 따라, 버퍼층(120a)은 4중층 이상으로 형성될 수 있다. 물론, 버퍼층(120a)은 2중층으로 형성될 수도 있다.

도 9a 내지 도 9g는 도 1의 MOSFET을 제조하는 과정을 보여주는 단면도들이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.

도 9a를 참조하면, 기판(110) 상에 순차적으로 버퍼층(120) 및 반도체층(130a)을 형성한다. 기판(110)은 반도체 기판일 수 있다. 예컨대, 기판(110)은 불순물이 도핑된 P형 실리콘 기판일 수 있다. 물론, 기판(110)이 P형 실리콘 기판에 한정되는 것은 아니다. 버퍼층(120)은 기판(110)과 반도체층(130a) 사이의 격자상수 및 열팽창계수의 차이를 완화시키는 층으로서 단일층 또는 다중층으로 형성될 수 있다. 예컨대, 버퍼층(120)은 GaAs/InP/InAlAs의 3중층으로 형성될 수 있다.

반도체층(130a)은 Ⅲ-Ⅴ족 화합물로 형성될 수 있다. 예컨대, 반도체층(130a)은 인듐아세나이드(InAs), 갈륨포스파이드(GaP), 갈륨안티몬(GaSb), 인듐포스파이드(InP), 갈륨아세나이드(GaAs), 인듐안티몬(InSb), 인듐갈륨아세나이드(In1 - xGaxAs, 0≤x≤1) 등으로 형성될 수 있다. 본 실시예에의 MOSFET(100)에서, 반도체층(130)은 InAs 또는 In0 .53Ga0 .47As로 형성될 수 있다.

도 9b를 참조하면, 반도체층(130a) 상에 더미 게이트 구조체(140d)를 형성한다. 더미 게이트 구조체(140d)는 유전체층(142), 더미 게이트 전극(148) 및 스페이서(146)를 포함할 수 있다. 구체적으로, 반도체층(130) 상면 전체에 유전체층(142)을 형성한다. 유전체층(142)은 실리콘옥사이드(SiO2)와 같은 산화물, 실리콘나이트라이드(SiNx)와 같은 질화물 또는 high-k 유전물질로 형성될 수도 있다. high-k 유전물질로 형성되는 경우에 유전체층(142)은 2.2 ~ 3㎚의 매우 얇은 두께로 형성될 수 있다. 물론, 유전체층(142)의 두께가 상기 수치에 한정되는 것은 아니다.

유전체층(142) 상에 더미 게이트 전극(148)을 형성한다. 더미 게이트 전극(148)은 예컨대, 폴리실리콘으로 형성될 수 있다. 이러한 더미 게이트 전극(148)은 차후 소스/드레인 영역 형성 후 제거될 수 있다. 유전체층(142) 및 더미 게이트 전극(148)은 포토리소그라피와 같은 패터닝 공정을 통해 도시된 바와 같은 구조로 형성될 수 있다.

유전체층(142) 및 더미 게이트 전극(148) 형성 후, 기판(110)의 결과물 전면 상으로 실리콘나이트라이드(SiNx)와 같은 질화물 물질을 도포하고, 이방적 식각 및/또는 에치백을 통해 더미 게이트 전극(148)의 상면과 기판(110)의 상면 부분의 SiNx층을 제거하고, 유전체층(142) 및 더미 게이트 전극(148)의 측면으로만 SiNx층을 유지시킴으로써, SiNx의 스페이서(146)를 형성한다.

도 9c를 참조하면, 더미 게이트 구조체(140d) 형성 후, 더미 게이트 구조체(140d)를 마스크로 이용하여 불순물 이온을 주입하여 반도체층(130)에 소스/드레인 영역(132)을 형성한다. 소스/드레인 영역(132)은 반도체층(130)의 재질 및 형성하고자 하는 MOS의 타입에 따라 다양한 이온이 주입되어 형성될 수 있다. 예컨대, 반도체층(130)이 InGaAs로 형성된 경우에, PMOS를 구현하기 위하여, 베릴륨(Be), 망간(Mg), 아연(Zn), 탄소(C) 등의 이온이 주입될 수 있다. 또한, NMOS를 구현하기 위하여, 실리콘(Si), 주석(Sn) 등의 이온이 주입될 수 있다.

한편, 반도체층(130)이 InAs로 형성된 경우에, PMOS를 구현하기 위하여, 베릴륨(Be), 아연(Zn), 카드뮴(Cd) 등의 이온이 주입될 수 있고, NMOS를 구현하기 위하여, 탄소(C), 실리콘(Si), 주석(Sn) 등의 이온이 주입될 수 있다.

만약, 도 4의 MOSFET(100a)과 같이 소스/드레인 영역(132a)을 형성하고자 하는 경우에는, 스페이서(146) 형성 전에 낮은 농도로 먼저 이온 주입을 수행하고 나서, 스페이서(146) 후에 고농도로 이온을 주입함으로써, 도 4의 MOSFET(100a) 구조와 같은 소스/드레인 영역(132a)을 형성할 수 있다.

도 9d를 참조하면, 소스/드레인 영역(132) 형성 후, 기판(110) 결과물 전면으로 절연층(150)을 형성한다. 절연층(150)은 산화물 또는 질화물 계통의 유전체 물질로 형성할 수 있다. 예컨대, 절연층(150)은 실리콘산화물 또는 실리콘질화물로 형성할 수 있다. 이후, CMP(Chemical Mechanical Polishing) 공정을 통해 더미 게이트 전극(148)의 상면이 노출되도록 절연층(150)을 평탄화한다. 경우에 따라, 절연층(150) 형성 전에 소스/드레인 영역(132) 상에 금속실리사이드층(미도시)을 형성할 수도 있다.

도 9e를 참조하면, 절연층(150)의 평탄화 공정 후에, 식각 공정을 통해 더미 게이트 전극(148)을 선택적으로 제거한다. 더미 게이트 전극(148)은 적절한 식각액을 이용하여 제거할 수 있다. 식각액은 하이드록사이드를 포함한 용액, 예컨대, 암모늄하이드록사이드, 또는 테라알킬암모늄하이드록사이드, 테라메칠암모늄하이드록사이드(TMAT) 등을 포함하는 용액일 수 있다. 더미 게이트 전극(148)의 제거에 의해 유전체층(142) 상에는 스페이서(146)에 의해 양 측면이 둘러싸인 트렌치(T1)가 형성될 수 있다.

도 9f를 참조하면, 트렌치(T1)에 금속을 채워 프리-게이트 전극(144-be)을 형성한다. 구체적으로 프리-게이트 전극(144-be)은 도 1의 MOSFET(100) 부분에서 설명한 비교적 일함수가 높은 금속들을 PVD나 CVD의 증착 방법을 통해 증착하고 CMP를 통해 평탄화함으로써, 도시된 바와 같은 구조의 프리-게이트 전극(144-be)을 형성할 수 있다. 프리-게이트 전극(144-be)은 예컨대, Re, Ir, W, Al, Ti, TiN 등으로 형성될 수 있다. 여기서, 프리-게이트 전극(144-be)은 이온이 주입되지 않은 게이트 전극을 의미할 수 있다.

도 9g를 참조하면, 프리-게이트 전극(144-be) 형성 후, 화살표(Im)로 표시된 바와 같이 프리-게이트 전극(144-be)에 이온을 주입한다. 주입되는 이온은 예컨대, 질소(N), 산소(O), 염소(Cl), 브롬(Br) 등의 이온들일 수 있다. 본 실시예의 MOSFET(100)에서, 프리-게이트 전극(144-be)은 TiN로 형성될 수 있고, 그러한 경우에 질소(N) 이온이 소정 도핑 농도로 주입되어 게이트 전극(144)이 구현될 수 있다.

이와 같이 본 실시예의 MOSFET(100)에서 게이트 전극(144)은 이온 주입을 통해 형성됨으로써, 일함수가 증가할 수 있다. 그에 따라, 본 실시예의 MOSFET(100)은 채널 영역을 Ⅲ-Ⅴ족 화합물 반도체로 형성한 경우에도 높은 문턱 전압을 획득할 수 있다. 여기서, 160은 이온 주입을 위한 마스크일 수 있다. 한편, 이온 주입 후, 마스크(160), 및 절연층(150)이 제거되면 도 1의 MOSFET(100)이 구현될 수 있다. 경우에 따라, 절연층(150)은 제거되지 않을 수도 있다. 그러한 경우에는 절연층(150)을 관통하여 콘택들이 형성될 수 있다.

한편, 도 9a 내지 9g는 더미 게이트 전극(148)을 이용하여 MOSFET(100)을 제조하는 방법을 예시하고 있지만, 이에 한하지 않고, 더미 게이트 전극(148)을 이용하지 않고 바로 게이트 전극을 형성한 후, 게이트 전극에 이온을 주입하여 MOSFET을 제조하는 방법도 본 발명의 기술적 사상에 포함될 수 있음은 물론이다.

도 10은 도 9g의 이온 주입 후 게이트 구조체를 확대하여 보여주는 단면도이다.

도 10을 참조하면, 도시된 바와 같이 이온(Ion)은 유전체층(142)에 인접하여 주입될 수 있다. 이와 같이 유전체층(142)에 인접하여 이온들이 주입됨으로써, 게이트 전극(144)과 채널 영역(135)의 반도체 물질과의 일함수 차이를 크게 할 수 있고, 그에 따라, 문턱 전압을 증가시킬 수 있다.

한편, 이온 주입은 유전체층(142)에 인접하여 수행되는 경우에만 한정되는 것은 아니다. 예컨대, 경우에 따라 이온은 게이트 전극(144)의 전체에 걸쳐서 주입될 수도 있다.

도 11a 내지 도 11d는 도 5의 MOSFET을 제조하는 과정을 보여주는 단면도들이다.

도 11a를 참조하면, 도 9e에서와 같이 더미 게이트 전극(148)을 제거하고 난 후, 프리-제1 금속층(MG1-be)을 형성한다. 프리-제1 금속층(MG1-be)은 이온 주입이 수행되는 층으로, 이온 주입에 의해 일함수가 증가할 수 있는 금속을 이용하여 형성될 수 있다. 예컨대, 프리-제1 금속층(MG1-be)은 TiN으로 형성될 수 있다. 물론, 프리-제1 금속층(MG1-be)은 TiN층에 한정되는 것은 아니다. 예컨대, 도 1의 MOSFET(100)에서 전술한 다양한 금속으로 프리-제1 금속층(MG1-be)이 형성될 수 있다.

프리-제1 금속층(MG1-be)은 5㎚ 이하의 두께로 트렌치(T1) 내부 및 절연층(150) 상에 균일하게 형성될 수 있다. 이러한 프리-제1 금속층(MG1-be)은 PVD 또는 CVD 등의 증착 방법을 통해 형성될 수 있다. 경우에 따라, 프리-제1 금속층(MG1-be)은 씨드층을 이용하여 도금 방법을 통해 형성될 수도 있다. 한편, 도 6의 MOSFET(100c)과 같이 제1 금속층(MG1)이 다중층으로 구성되는 경우에는, 본 단계에서 다중층에 해당하는 층들을 증착 방법을 통해 순차적으로 형성할 수 있다.

도 11b를 참조하면, 프리-제1 금속층(MG1-be)에 화살표(Im)로 표시된 바와 같이 이온을 주입한다. 이온은 예컨대, 질소(N), 산소(O), 염소(Cl), 브롬(Br) 등의 이온들일 수 있다. 도 5의 MOSFET(100b)에서, 프리-제1 금속층(MG1-be)은 TiN로 형성될 수 있고, 그러한 경우에 질소(N) 이온이 주입될 수 있다.

프리-제1 금속층(MG1-be)에 이온이 주입되어 일함수가 증가한 제1 금속층(MG1-af)이 형성될 수 있다. 한편, 유전체층(142)에 인접하는 프리-제1 금속층(MG1-be)에 바로 이온이 주입되므로 일함수 증가가 극대화될 수 있다. 즉, 도 3에서 설명한 바와 같이 다른 물질층을 거쳐서 이온 주입이 되는 경우에 다른 물질층을 통과하면서 손실이 발생하거나 이온의 특성이 변질되어 일함수 증가의 기능이 감소할 수 있다. 그러나 본 실시예의 경우 프리-제1 금속층(MG1-be)에 바로 이온이 주입되므로 제1 금속층(MG1-af)의 일함수 증가가 클 수 있다.

도 11c를 참조하면, 이온 주입을 통한 제1 금속층(MG1-af) 형성 후, 제1 금속층(MG1-af) 상에 제2 금속층(MG2')을 형성한다. 제2 금속층(MG2')은 갭필 특성이 우수하고 폴리싱을 통해 쉽게 제거될 수 있는 금속으로 형성될 수 있다. 예컨대, 제2 금속층(MG2')은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), TiN 등으로 형성될 수 있다.

한편, 도 5의 MOSFET(100b)에서 설명한 바와 같이 제2 금속층(MG2')으로는 이온 주입이 되지 않을 수 있다. 그러나 이온이 주입되는 것이 전적으로 배제되는 것은 아니다.

도 11d를 참조하면, 제2 금속층(MG2') 형성 후, CMP 공정을 통해 절연층(150)의 상면이 노출되도록 평탄화하여 트렌치(T1) 내에 제1 금속층(MG1) 및 제2 금속층(MG2)을 완성한다. 만약, 게이트 전극(144)의 전체 두께를 25 ~ 30㎚ 정도로 가정할 때, 제1 금속층(MG1)이 5㎚ 정도의 두께를 갖는다면, 제2 금속층(MG2)은 20 ~ 25㎚ 정도의 두께를 가질 수 있다.

이후, 절연층(150)을 제거하게 되면 도 5의 MOSFET(100b)이 구현될 수 있다. 경우에 따라, 절연층(150)은 제거되지 않을 수도 있다. 그러한 경우에는 절연층(150)을 관통하여 콘택들이 형성될 수 있다.

도 12는 본 발명의 일 실시예에 따른 핀형(FIN-type)의 MOSFET에 대한 사시도이고, 도 13a 및 도 13b는 각각 도 12의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ'부분을 절단하여 보여주는 단면도들이다.

도 12, 도 13a 및 도 13b를 참조하면, 본 실시예의 MOSFET(200)은 핀형(FIN-type) 구조를 가질 수 있다. MOSFET(200)은 기판(110), 제1 절연층(142), 제2 절연층(170), 활성 핀(FIN), 및 게이트 전극(144d)을 포함할 수 있다.

기판(110)은 도 1의 MOSFET(100)에서와 같이 반도체 기판일 수 있다. 예를 들어, 기판(110)은 실리콘, 실리콘-온-절연체(Silicon-On-Insulator, SOI), 실리콘-온-사파이어(Silicon-On-Sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨 비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다.

활성 핀(FIN)은 기판(110)과 연결되며, 기판(110)에서 수직 방향(z 방향)으로 돌출되어 제1 방향(x 방향)으로 연장하는 구조를 가질 수 있다. 이러한 활성 핀 구조(FIN)는 버퍼층(120)과 반도체층(130b)을 포함할 수 있다. 버퍼층(120)과 반도체층(130b)은 도 1의 MOSFET(100)에서 설명한 바와 같은 물질층들로 형성될 수 있다. 예컨대, 버퍼층(120)은 GaAs/InP/InAlAs 3중층으로 형성될 수 있다. 또한, 반도체층(130b)은 Ⅲ-Ⅴ족 화합물, 예컨대, InAS 또는 In1 - xGaxAs로 형성될 수 있다. 여기서, x는 0에서 1 사이의 값이며 본 실시예에의 MOSFET(200)에서, x는 0.47일 수 있다.

한편, 도 13b에서 볼 수 있듯이, 반도체층(130b)은 채널 영역(135b)과 소스/드레인 영역(132b)을 포함할 수 있다. 채널 영역(135b)은 게이트 전극(144d)의 하부에 인접하여 배치될 수 있고, 소스/드레인 영역(132b)은 채널 영역(135b) 양측의 반도체층(130b)에 형성될 수 있다. 소스/드레인 영역(132b)은 도 1의 MOSFET(100)에서 설명한 바와 같이 게이트 구조체(140e)를 마스크로 하여 반도체층(130b)에 불순물 이온이 주입되어 형성될 수 있다.

제1 및 제2 절연층(142, 170)은 절연 물질로 형성될 수 있다. 예컨대, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다.

제1 절연층(142)은 활성 핀(FIN) 및 기판(110) 상에 배치될 수 있다. 이러한 제1 절연층(142)은 활성 핀(FIN)과 게이트 전극(144d) 사이에 배치됨으로써, 게이트 구조체(140e)의 유전체층의 기능을 할 수 있다. 제1 절연층(142)이 게이트 구조체(140e)의 유전체층의 기능을 담당하므로 high-k 유전물질로 형성될 수 있다. 예컨대, 제1 절연층(142)은 도 1의 MOSFET(100)에서 설명한 다양한 유전물질로 3㎚ 이하의 얇은 두께로 형성될 수 있다.

제2 절연층(170)은 활성 핀(FIN) 사이의 공간의 제1 절연층(142) 상에 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(170)은 복수의 활성 핀들(FINs) 사이에 배치됨으로써, 활성 핀들(FINs)을 전기적으로 서로 분리하는 소자 분리막으로서 이용될 수 있다. 예컨대, 도시되지는 않았지만 다수의 활성 핀들(FINs)이 제1 방향(x 방향)으로 연장하면서 게이트 전극(144d)이 연장하는 제2 방향(y 방향)으로 소정 간격을 가지고 배열될 수 있다. 이러한 다수의 활성 핀들(FINs) 사이에 제2 절연층(170)이 배치되어 소자 분리막을 기능을 할 수 있다.

게이트 전극(144d)은 제1 및 제2 절연층들(142, 170)의 상부에 배치될 수 있다. 이러한 게이트 전극(144d)은 활성 핀(FIN)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 활성 핀(FIN)은 게이트 전극(144d)의 내부에 배치되는 구조를 가질 수 있다. 도시된 바와 같이 게이트 전극(144d)은 활성 핀(FIN)을 가로질러 제2 방향(y 방향)으로 연장하는 구조를 가질 수 있다. 또한, 게이트 전극(144d)은 제2 방향으로 배치된 다수의 활성 핀들(FINs)을 공통으로 가로지르도록 배치될 수 있다.

한편, 게이트 전극(144d)은 금속으로 형성되되 이온이 주입된 층일 수 있다. 예컨대, 게이트 전극(144d)은 일함수가 비교적 높은 금속으로 형성되며, 또한 일함수 증가를 위해 주입된 이온들을 포함할 수 있다. 게이트 전극(144d)은 도 1의 MOSFET(100)에서 설명한 바와 같이 Re, Ir, W, Al, Ti, TiN, TaN, TiC, 및 TaC 등의 금속으로 형성될 수 있다. 또한, 게이트 전극(144d)은 질소(N), 산소(O), 염소(Cl), 브롬(Br) 등의 이온이 주입되어 일함수가 증가할 수 있다.

한편, 도시하지는 않았지만, 기판(110) 상으로는 다수의 활성 핀들(FINs) 이외에도 더미 핀들(미도시)이 배치될 수 있다. 또한, 게이트 전극(144d)도 활성 핀들(FINs)과 더미 핀들을 가로지르며 제1 방향(x 방향)으로 소정 간격을 가지고 다수 개 배치될 수 있다.

도 14의 본 발명의 일 실시예에 따른 핀형의 MOSFET에 대한 사시도이고, 도 15a 및 도 15b는 각각 도 14의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ'부분을 절단하여 보여주는 단면도들이다.

도 14, 도 15a, 및 도 15b를 참조하면, 본 실시예의 MOSFET(200a)은 도 12의 MOSFET(200)과 유사하게 핀형 구조를 가지나 게이트 전극(144e)과 활성 핀(FIN)의 구조가 다를 수 있다. 본 실시예의 MOSFET(200a)에서, 게이트 전극(144e)은 제1 금속층(MG1) 및 제2 금속층(MG2)을 포함할 수 있다.

제1 금속층(MG1) 및 제2 금속층(MG2)은 도 5의 MOSFET(100b)에서 설명한 바와 같다. 즉, 제1 금속층(MG1)은 이온이 주입된 층이고, 제2 금속층(MG2)은 이온이 주입되지 않는 층일 수 있다. 예컨대, 제1 금속층(MG1)은 TiN을 기반으로 형성되고 질소(N), 산소(O), 염소(Cl), 브롬(Br) 등의 이온이 주입된 층일 수 있다. 또한, 제1 금속층(MG1)은 도 6의 MOSFET(100c)에서와 같이 다중층으로 형성될 수도 있다. 그와 같이 다중층으로 형성된 경우에 제1 금속층(MG1)은 GaAs/InP/InAlAs 3중층으로 형성될 수 있고, 질소(N), 산소(O), 염소(Cl), 브롬(Br) 등의 이온이 주입된 층일 수 있다.

이러한 제1 금속층(MG1) 및 제2 금속층(MG1)은 도 5의 MOSFET(100b)과 비교하여, 활성 핀(FIN)을 가로질러 활성 핀(FIN)을 감싸면서 배치된다는 점을 제외하고는 구조적으로 크게 다르지 않을 수 있다.

한편, 도 12의 MOSFET(200)에서 제1 절연층(142)과 게이트 전극(144d)이 게이트 구조체(140e)를 구성하였지만, 본 실시예의 MOSFET(200a)에서 유전체층(142), 게이트 전극(144e), 및 게이트 스페이서(146-g)가 게이트 구조체(140f)를 구성할 수도 있다. 또한, 유전체층(142)은 게이트 전극(144e)만을 감싸는 구조로 형성될 수 있다. 즉, 본 실시예의 MOSFET(200a)에서 유전체층(142)은 기판(110) 상에는 형성되지 않을 수 있다. 한편, 게이트 스페이서(146-g)는 유전체층(142)의 양 측벽을 감싸는 구조로 형성될 수 있다.

활성 핀(FIN)은 버퍼층(120)과 반도체층(130c)을 포함하되, 도 12의 MOSFET(200) 구조에서와는 달리, 반도체층(130c)이 버퍼층(120)의 상부 부분을 둘러싸는 구조로 형성될 수 있다. 구체적으로, 버퍼층(120)은 기판(110) 상에 돌출된 구조로 형성되고 제2 방향(y 방향)으로 연장하는 구조로 형성될 수 있다. 또한, 반도체층(130c)은 버퍼층(120)의 상부 부분을 둘러싸며 제2 방향으로 연장하는 구조로 형성될 수 있다. 한편, 버퍼층(120)의 하부 부분은 제2 절연층(170)이 배치될 수 있다. 제2 절연층(170)은 제1 절연층의 개재없이 기판(110) 상에 바로 형성될 수 있고, 도 12의 MOSFET(200)와 같이 소자 분리막의 기능을 할 수 있다.

한편, 활성 핀(FIN)의 양 측벽에 핀 스페이서(146-f)가 형성될 수 있다. 핀 스페이서(146-f)는 게이트 스페이서(146-g)와 함께 형성되는 층일 수 있다. 이러한, 핀 스페이서(146-f) 및 게이트 스페이서(146-g)는 더미 게이트 전극의 제거에 이용될 수 있다. 그에 대해서는 도 18h, 도 20a 및 20b 부분에서 좀더 상세히 설명한다.

도 16은 본 발명의 일 실시예에 따른 핀형의 MOSFET에 대한 사시도이고, 도 17a 및 도 17b는 각각 도 16의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ'부분을 절단하여 보여주는 단면도들이다.

도 16, 도 17a 및 도 17b를 참조하면, 본 실시예의 MOSFET(200b)은 도 14의 MOSFET(200a)과 유사하나 반도체층(130d)의 구조를 다를 수 있다. 즉, 본 실시예의 MOSFET(200b)에서 반도체층(130d)은 채널 영역(135d) 및 소스/드레인 영역(132d)을 포함하되, 소스/드레인 영역(132d)이 게이트 구조체(140f)의 외곽에서 버퍼층(120) 및 제2 절연층(170) 상으로 형성되고, 또한 그 사이즈가 버퍼층(120)보다 더 크게 형성될 수 있다.

이러한 소스/드레인 영역(132d)은 반도체층의 재성장(regrowth) 또는 증착을 통해 형성될 수 있다. 한편, 도 14의 MOSFET(200a)과 비교하여 본 실시예의 MOSFET(200b)에서 소스/드레인 영역(132d)은 버퍼층(120)의 측면을 덮지 않고 버퍼층(120) 상부에 비교적 큰 폭을 가지로 형성되며, 또한 도 17b에서 확인할 수 있듯이 그 두께도 매우 두껍게 형성됨을 알 수 있다. 한편, 채널 영역(135d)은 게이트 구조체(140f) 하부에 소스 영역(132d)과 드레인 영역(132d)을 연결하면서 여전히 얇은 두께를 유지할 수 있다. 또한, 채널 영역(135d)은 여전히 버퍼층(120)의 상부 부분을 감싸는 구조로 형성될 수 있다.

구체적으로, 소스/드레인 영역(132d)은 도시된 바와 같이 게이트 구조체(140f)의 양측에 제공될 수 있다. 도 17b에서 확인할 수 있듯이 소스/드레인 영역들(132d)은 버퍼층(120)의 돌출된 부분과 측면이 접할 수 있다. 소스/드레인 영역들(132d)은 제3 절연층(180) 상에 형성된 리세스 영역들(R1) 내에 형성될 수 있다. 예컨대, 소스/드레인 영역(132a)의 상면은 게이트 구조체(140f)의 하면보다 더 높은 상면을 갖는 엘리베이티드(elevated) 소스/드레인 형태일 수 있다. 소스/드레인 영역(132d)과 게이트 구조체(140f)는 게이트 스페이서(146-g)에 의하여 절연될 수 있다. 예컨대, 게이트 스페이서(146-g)는 질화막, 또는 산화질화막 중 적어도 하나를 포함할 수 있다.

한편, 소스/드레인 영역(132d)의 측면 및 게이트 구조체(140f)의 측면으로 버퍼층(120)의 상면을 덮는 제3 절연층(180)이 형성될 수 있다. 제3 절연층은 예컨대 실리콘산화막으로 형성될 수 있다.

한편, 본 실시예의 MOSFET(200b)에서, 채널 영역(135d)은 Ⅲ-Ⅴ족 화합물 반도체로 형성될 수 있다. 그러나 소스/드레인 영역(132d)은 재성장을 통해 다시 형성되므로 Ⅲ-Ⅴ족 화합물 반도체가 아닌 다른 반도체 물질로 형성될 수 있다. 그에 따라, 소스/드레인 영역(132d)은 지금까지 설명한 Ⅲ-Ⅴ족 화합물 반도체를 기반으로 한 소스/드레인 영역과는 다른 반도체 물질 및 다른 이온으로 도핑이 수행된 층일 수 있다. 예컨대, 소스/드레인 영역(132d)은 실리콘층을 기반으로 하여 실리콘층에 보론(B) 등의 3가 이온이나 인(P), 아세나이드(As) 등의 5가 이온들을 주입하여 형성된 층일 수 있다.

참고로, MOSFET이 PMOS인 경우, 소스/드레인 영역(132d)은 압축 응력 패턴일 수 있다. 예컨대, 상기 압축 응력 패턴은 SiGe 패턴과 같이 실리콘에 비하여 격자 상수가 상대적으로 큰 물질을 포함할 수 있다. 상기 압축 응력 패턴은 상기 채널 영역(135d) 및 버퍼층(120)의 돌출된 부분에 압축 응력을 가하여 채널 영역의 전하의 이동도를 향상시킬 수 있다. 이와는 달리, MOSFET이 NMOS인 경우, 소스/드레인 영역(132d)은 기판(110)과 동일한 물질로 형성될 수 있다. 예컨대, 상기 기판(110)이 실리콘 기판인 경우, 소스/드레인 영역(132d)은 실리콘으로 형성될 수 있다.

한편, 본 실시예의 MOSFET(200b)에서의 소스/드레인 영역(132d)도 Ⅲ-Ⅴ족 화합물 반도체를 기반으로 하여, 도 1의 MOSFET(100)에서 설명한 바와 같이 다양한 이온들을 도핑하여 형성될 수도 있다.

덧붙여, 본 실시예의 MOSFET(200b)에서도 도 14의 MOSFET(200a)과 같이 게이트 전극(144e)은 제1 금속층(MG1) 및 제2 금속층(MG2)을 포함할 수 있다. 또한, 제1 금속층(MG1)에 이온이 주입됨으로써, 게이트 전극의 일함수가 증가하게 되고, 그에 따라 MOSFET(200b)의 문턱 전압이 증가하게 됨은 전술한 바와 같다.

도 18a 내지 도 18k는 도 16의 MOSFET을 제조하는 과정을 보여주는 사시도들이고, 도 19a와 도 19b, 도 20a와 도 20b, 도 21a와 도 21b, 도 22a와 도 22b, 그리고 도 23a와 도 23b 각각은 도 18g, 도 18h, 도 18i, 도 18j, 도 18k의 A - A'와 B - B'부분을 절단하여 보여주는 단면도들이다.

도 18a를 참조하면, 기판(110) 상에 버퍼층(120)이 형성되고, 버퍼층(120)과 기판(110) 상부 일부가 제거되어, 소자 분리막 형성을 위한 제1 트렌치(T1)가 형성될 수 있다. 기판(110)과 버퍼층(120)은 도 1의 MOSFET에서 설명한 바와 같은 재질 및 구조로 형성될 수 있다. 제1 트렌치(T1)는 버퍼층(120) 상에 제1 마스크 패턴(103)을 형성한 후, 이를 식각 마스크로 하는 식각 공정에 의하여 형성될 수 있다. 제1 마스크 패턴(103)은 제2 방향(y 방향)으로 연장되는 라인 형태일 수 있다. 상기 식각 공정에 의하여 제2 방향으로 연장되는 핀 구조(fin structure, F)가 형성될 수 있다. 제1 마스크 패턴(103)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.

다른 실시예에서, 기판(110) 상에 버퍼층(120), 반도체층(130)을 순차적으로 형성하고 버퍼층(120) 반도체층(130), 및 기판(110) 상부 일부를 제거하여 핀 구조를 형성할 수도 있다. 이와 같이 구조로 진행하는 경우에, 차후 도 18d에서와 같은 별도의 반도체층(130d')을 형성할 필요가 없다. 또한, 최종적인 구조에서, 게이트 구조체(140f) 하부에 형성되는 핀의 구조는 도 12의 MOSFET(200)에서의 게이트 구조체(140e)의 하부에 형성되는 핀의 구조와 유사할 수 있다.

도 18b 및 18c를 참조하면, 제1 트렌치(T1)를 채우는 제2 절연층(170a)이 형성될 수 있다. 참고로, 도 12의 MOSFET(200)에서의 제1 절연층(142)이 기판(110)과 제2 절연층(170a) 사이에 배치되었으나, 본 실시예에서는 차후에 유전체층(142)이 게이트 구조체(140f)와 기판(110) 사이에 배치될 뿐, 기판(110)과 제2 절연층(170a) 사이에 배치되는 도 12의 제1 절연층(142)과 같은 부분은 존재하지 않을 수 있다. 제2 절연층(170a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.

제2 절연층(170a)의 상부를 리세스하여 핀 구조(F)의 상부 부분을 노출시킬 수 있다. 상기 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 제1 마스크 패턴(103)은 제2 절연층(170)의 형성 이전에 제거되거나, 상기 리세스 공정 이후에 제거될 수 있다. 상기 리세스 공정을 통해 남은 제2 절연층(170)은 기판(110) 상면 및 버퍼층(120)의 하부 측면들을 덮을 수 있다.

도 18d를 참조하면, 상기 리세스 공정에 의하여 제2 절연층(170) 상으로 노출된 핀 구조(F) 상에 반도체층(130d')이 형성될 수 있다. 반도체층(130d')은 제2 방향(y 방향)을 따라 연장되는 라인 형상일 수 있다. 반도체층(130d')은 노출된 핀 구조(F)의 상면 및 측벽들을 덮을 수 있고, 제2 절연층(170)의 상면과 접할 수 있다.

이러한 반도체층(130d')은 Ⅲ-Ⅴ족 화합물 반도체로 형성될 수 있다. 예컨대, 반도체층(130d')은 핀 구조(F)에 씨드 층을 형성하여 에피택시얼(epitaxial) 공정에 통해 형성할 수 있다. 또한, 다른 실시예에서 반도체층(130d')은 Ⅲ-Ⅴ족 화합물 반도체 물질을 증착하고 패터닝하는 공정에 의하여 형성될 수 있다. 반도체층(130d')의 재질은 도 1의 MOSFET(100)에 대해서 설명한 바와 같은 물질들로 형성될 수 있다. 이러한 반도체층(130d')에는 불순물 이온이 도핑되지 않을 수 있다. 그러나 반도체층(130d')에 불순물 이온이 도핑되는 것을 배제하는 것은 아니다. 예컨대, 반도체층(130d')에 미량의 불순물 이온이 도핑될 수 있다.

도 18e를 참조하면, 핀 구조(F)와 교차하여 제1 방향(x 방향)으로 연장되는 더미 유전체층(142d), 및 더미 게이트 전극(148)이 형성될 수 있다. 더미 유전체층(142d), 및 더미 게이트 전극(148)은 반도체층(130d')의 상면 및 측벽을 따라 연장될 수 있다. 예컨대, 더미 유전체층(142d), 및 더미 게이트 전극(148)은, 반도체층(130d')이 형성된 결과물 상에, 유전막 및 게이트 전극 물질을 형성한 후, 제2 마스크 패턴(104)을 식각 마스크로 이용한 식각 공정에 의하여 형성될 수 있다. 상기 식각 공정은 복수의 건식 및/또는 습식 식각 공정을 포함할 수 있다. 한편, 더미 유전체층(142d)은 실리콘 산화막으로 형성될 수 있고, 더미 게이트 전극(148)은 폴리실리콘으로 형성될 수 있다.

도 18f를 참조하면, 더미 게이트 전극(148) 및 반도체층(130d')의 측벽들 상에 스페이서(146)가 형성될 수 있다. 예컨대, 스페이서(146)는 더미 게이트 전극(148)이 형성된 기판(110)의 결과물을 덮는 유전막을 형성한 후, 직진성이 강한 식각 공정, 예컨대 이방성 식각 및/또는 에치백에 의하여 형성될 수 있다. 스페이서(146)는 반도체층(130d')의 상면 및 제2 마스크 패턴(104)의 상면을 노출할 수 있다. 스페이서(146)는 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 한편, 스페이서(146)는 더미 게이트 전극(148)의 측벽에 형성된 게이트 스페이서(146-g)와 반도체층(130d')의 측벽에 형성된 핀 스페이서(146-f)로 구별될 수 있다.

도 18g, 19a 및 19b를 참조하면, 스페이서(146)가 형성된 결과물 상에 제3 절연층(180)이 형성될 수 있다. 예컨대, 제3 절연층(180)은 실리콘산화막으로 형성될 수 있다. 더미 게이트 전극(148)의 상면이 노출될 때까지 제3 절연층(180)에 CMP를 통한 평탄화 공정이 수행될 수 있다. 그 결과, 제2 마스크 패턴(104)이 제거되고 더미 게이트 전극(148)의 상면이 노출될 수 있다.

도 18h, 도 20a 및 20b를 참조하면, 더미 유전체층(142d) 및 더미 게이트 전극(148)이 제거될 수 있다. 더미 유전체층(142d) 및 더미 게이트 전극(148)의 제거에 의하여 반도체층(130d')을 노출하는 제2 트렌치(T2)가 형성될 수 있다. 더미 유전체층(142d) 및 더미 게이트 전극(148)의 제거는 복수의 선택적 식각 공정을 통해 수행될 수 있다. 예컨대, 먼저 제1 식각 공정을 통해 더미 게이트 전극(148)을 식각하여 제거하고, 다시 제2 식각 공정을 통해 더미 유전체층(142d)을 식각하여 제거할 수 있다.

도 18i, 도 21a 및 도 21b를 참조하면, 제2 트렌치(T2) 내부 및 제3 절연층(180)의 상면을 덮은 유전체층(142)을 형성하고, 다시 유전체층(142) 상에 프리-제1 금속층(미도시)을 형성한다. 유전체층(142)은 예컨대 high-k 유전 물질로 형성될 수 있다.

상기 프리-제1 금속층은 차후 이온 주입이 수행되는 층으로, 이온 주입에 의해 일함수가 증가가 극대화할 수 있는 금속을 이용하여 형성될 수 있다. 예컨대, 상기 프리-제1 금속층은 TiN으로 형성될 수 있다. 물론, 상기 프리-제1 금속층은 TiN층에 한정되는 것은 아니다. 예컨대, 도 1의 MOSFET(100)에서 전술한 다양한 금속으로 상기 프리-제1 금속층이 형성될 수 있다. 상기 프리-제1 금속층은 PVD 또는 CVD 등의 증착 방법을 통해 형성될 수 있다. 경우에 따라, 프리-제1 금속층은 씨드층을 이용하여 도금 방법을 통해 형성될 수도 있다. 한편, 도 6의 MOSFET(100c)과 같이 제1 금속층(MG1)이 다중층으로 구성되는 경우에는, 본 단계에서 다중층에 해당하는 층들을 증착 방법을 통해 순차적으로 형성할 수도 있다.

상기 프리-제1 금속층 형성 후, 상기 프리-제1 금속층에 화살표(Im)로 표시된 바와 같이 이온을 주입한다. 이온은 예컨대, 질소(N), 산소(O), 염소(Cl), 브롬(Br) 등의 이온들일 수 있다. 상기 프리-제1 금속층은 TiN로 형성될 수 있고, 그러한 경우에 질소(N) 이온이 주입될 수 있다. 이와 같이 상기 프리-제1 금속층에 이온이 주입되어 일함수가 증가한 제1 금속층(MG1)이 형성될 수 있다.

도 18j, 도 22a, 및 도 22b를 참조하면, 제1 금속층(MG1) 상에 제2 금속층(MG2)을 형성한다. 제2 금속층(MG2)은 갭필 특성이 우수하고 폴리싱을 통해 쉽게 제거될 수 있는 금속으로 형성될 수 있다. 예컨대, 제2 금속층(MG2)은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 티타늄나이트라이드(TiN) 등으로 형성될 수 있다. 제2 금속층(MG2)에는 이온이 주입되지 않을 수 있다. 그러나 이온 주입이 전적으로 배제되는 것은 아니다.

한편, 제3 절연층(180) 상의 유전체층(142), 제1 금속층(MG1), 및 제2 금속층(MG2)을 제거함으로써, 게이트 구조체(140f)를 완성할 수 있다. 이러한 게이트 구조체(140f)는 예컨대, 제3 절연층(180) 및 스페이서(146)를 몰드(mold)로 하는 다마신 공정에 의하여 형성될 수 있다.

도 18k, 도 23a, 및 도 23b를 참조하면, 게이트 구조체(140f)의 양측에 리세스 영역들(R1)이 형성될 수 있다. 리세스 영역들(R1)의 형성은 제3 절연층(180), 반도체층(130d') 및 핀 구조(F)의 상부를 패터닝하는 것을 포함할 수 있다. 리세스 영역들(R1)의 형성은 복수의 식각 공정을 통해 수행될 수 있다.

예컨대, 제3 절연층(180)의 상부를 선택적으로 제거하여 반도체층(130d')을 노출시킨 후, 반도체층(130d') 및 핀 구조(F)를 식각하여 리세스 영역들(R1)을 형성할 수 있다. 스페이서(146)는 제3 절연층(180)과 식각 선택성이 있는 물질로 형성되어 제3 절연층(180)의 제거 시에 게이트 전극(144e)의 측벽을 보호할 수 있다. 반도체층(130d')의 측벽 상의 핀 스페이서(146-f)는 반도체층(130d')의 제거 후, 제3 절연층(180)과 함께 제거될 수 있다. 도시를 생략하였으나, 반도체층(130d')의 측벽 상의 핀 스페이서(146-f)의 일부는 잔류될 수 있다. 리세스 영역들(R1)의 형성에 의하여, 반도체층(130d')은 게이트 구조체(140f)와 핀 구조(F)의 교차 영역들에만 잔존하여 채널 영역(132d)으로서 존재할 수 있다. 또한 리세스 영역들(R1)의 형성에 의하여, 핀 구조(F)의 상부가 식각되어 게이트 구조체(140f)의 하부 부분에 제1 측벽(SW1)이 형성될 수 있다. 또한, 리세스 영역들(R1)은 채널 영역(135d)의 측벽 및 게이트 구조체(140f)와 교차하는 핀 구조(F)의 측벽을 노출할 수 있다.

도 16을 함께 참조하여, 리세스 영역들(R1) 내에 소스/드레인 영역들(132d)이 형성될 수 있다. 이러한 소스/드레인 영역들(132d)은 전술한 바와 같이 반도체층의 재성장(regrowth) 또는 증착을 통해 형성될 수 있다. 소스/드레인 영역들(132d)은 스페이서(146)에 의하여 노출된 채널 영역(135d)의 측벽 및 핀 구조(F)의 제1 측벽(SW1)과 접할 수 있다. 예컨대, 소스/드레인 영역들(132d)은 채널 영역(135d)의 상면보다 더 높은 상면을 갖는 엘리베이티드(elevated) 소스/드레인 형태일 수 있다. 소스/드레인 영역들(132d)과 게이트 전극(144e)은 스페이서(146)에 의하여 절연될 수 있다.

도 24는 본 발명의 일 실시예들에 따른 MOSFET을 복수 개 포함하는 반도체 장치에 대한 단면도이다.

도 24를 참조하면, 본 실시예의 반도체 장치(1000)는 기판(110) 상에 적어도 2개의 MOSFET을 포함할 수 있다. 예컨대, 반도체 장치(1000)는 도시된 바와 같이 기판 상에 제1 MOSFET(100)과 제2 MOSFET(200)를 포함할 수 있다.

본 실시예의 반도체 장치(1000)에서, 제1 MOSFET(100)과 제2 MOSFET(200)은 동일형의 MOSFET이거나 또는 서로 다른 형의 MOSFET일 수 있다. 동일형의 MOSFET인 경우, 제1 MOSFET(100)과 제2 MOSFET(200) 각각은 NMOS이고 각각 도 1에서 설명한 MOSFET(100)과 동일한 재질 및 구조로 형성될 수 있다. 물론, 제1 MOSFET(100)과 제2 MOSFET(200)의 구조는 도 1의 MOSFET(100)의 구조에 한정되지 않고, 도 4 내지 도 8, 도 12, 도 14, 및 도 16 등에서 예시한 다양한 구조로 형성될 수 있음은 물론이다.

한편, 제1 MOSFET(100)과 제2 MOSFET(200)은 NMOS로 형성된다고 할지라도 서로 다른 문턱 전압을 가질 수 있다. 예컨대, 제1 MOSFET(100)과 제2 MOSFET(200)은 도 1의 제1 MOSFET(100)에서 설명한 바와 같은 기판(110), 버퍼층(120), 반도체층(130) 및 게이트 구조체(140)를 포함할 수 있다. 그러나 게이트 구조체(140) 형성시에 이온 주입되는 공정 조건이 서로 다를 수 있다. 예컨대, 주입되는 이온의 도핑 농도가 다르거나 또는 도핑되는 이온의 종류가 다를 수 있다. 이러한 이온 주입의 공정 조건을 다르게 함으로써, 제1 MOSFET(100)과 제2 MOSFET(200) 각각의 게이트 구조체(140N1, 140N2) 내의 게이트 전극의 일함수를 서로 다르게 할 수 있고 그에 따라, 제1 MOSFET(100)과 제2 MOSFET(200)가 서로 다른 문턱 전압을 갖도록 할 수 있다. 예컨대, 제1 MOSFET(100)의 문턱 전압은 0.4V이고, 제2 MOSFET(200)의 문턱 전압은 0.33V일 수 있다.

여기서, 170은 제1 MOSFET(100)과 제2 MOSFET(200)을 전기적으로 분리하는 소자 분리막일 수 있다. 또한, 160은 이온 주입을 선택적으로 수행하기 위한 하드 마스크일 수 있다. 하드 마스크(160)는 이온 주입이 될 게이트 구조체만을 오픈시키는 형태로 패터닝될 수 있다. 예컨대, 도시된 바와 같이 제2 MOSFET(200)의 게이트 구조체(140N2)의 게이트 전극에 이온 주입을 하는 경우에는, 제2 MOSFET(200)의 게이트 구조체(140N2)는 오픈시키고 제1 MOSFET(100)의 게이트 구조체(140N1)는 덮는 형태로 패터닝될 수 있다.

지금까지 2개의 MOSFET을 포함하는 구조를 설명하였지만, 본 실시예의 반도체 장치(1000)는 3개 이상의 MOSFET을 포함할 수 있음은 물론이다. 또한, 3개 이상의 MOSFET을 포함하는 경우에, 각 MOSFET에 대응하여 3개 이상의 문턱 전압이 구비될 수 있다. 예컨대, 0.4V, 0.33V, 0.25V 등의 다양한 문턱 전압이 구현될 수 있다. 한편, 본 실시예의 반도체 장치(1000)는 동일형 MOS들뿐만이 아니라 다른 형의 MOS들을 혼합하여 포함할 수도 있고, 또한 CMOS들을 포함할 수도 있다.

예컨대, 본 실시예의 반도체 장치(1000)는 다수의 동종 또는 이종의 다수의 MOSFET들을 포함하는 로직 소자일 수 있다. 로직 소자에 포함된 MOSFET들은 배치 위치에 따라 서로 다른 문턱 전압이 요구될 수 있다. 그에 따라, 본 실시예의 반도체 장치(1000)는 Ⅲ-Ⅴ족 화합물 반도체를 이용하여 채널 영역으로 형성하고, 또한 공정 조건을 달리하여 각 게이트 전극에 이온 주입을 하여 서로 다른 문턱 전압을 갖는 MOSFET를 구현함으로써, 고성능의 그리고 신뢰성 있는 로직 소자를 용이하게 구현할 수 있도록 한다.

도 25 내지 27은 본 발명의 일 실시예들에 의한 MOSFET들 중 적어도 하나를 포함하는 전자 시스템들을 개략적으로 도시한 블록 구성도들이다.

도 25를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2200)은 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC를 포함할 수 있다. 전자 시스템(2200)은 프로세서(2210), 컨트롤러(2220), 메모리(2230), 디스플레이(2240), 입력 디바이스(2250), 및 라디오 송수신부(2260)를 포함할 수 있다.

프로세서(2210)는 본 발명의 일 실시예에 의한 MOSFET들 중 적어도 하나를 포함할 수 있다. 프로세서(2210)는 컨트롤러(2220)와 신호를 주고 받을 수 있다. 컨트롤러(2220)는 메모리(2230)와 데이터를 주고 받을 수 있다. 예를 들어, 프로세서(2210)는 컨트롤러(2220)를 통하여 메모리(2300)로 데이터를 주거나 받을 수 있다. 경우에 따라, 본 발명의 일 실시예에 의한 MOSFET들은 컨트롤러(2220) 및/또는 메모리(2300)에도 사용될 수 있다.

메모리(2300)는 디램 또는 플래시 메모리를 포함할 수 있다. 프로세서(2210)는 디스플레이(2240)로 전기적 신호를 보낼 수 있다. 디스플레이(2240)는 프로세서(2210)로부터 전기 신호를 받아 시각적 이미지를 생성할 수 있다.

프로세서(2210)는 입력 디바이스(2250)로부터 명령 신호를 입력받을 수 있다. 입력 디바이스(2250)는 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드를 포함할 수 있다. 프로세서(2210)는 라디오 송수신부(2260)와 통신하여 데이터를 송신하거나 수신할 수 있다.

라디오 송수신부(2260)는 안테나(ANT)를 통해 수신한 전파 신호를 전기 신호로 변환하여 프로세서(2210)로 전달하거나, 프로세서(2210)로부터 수신한 전기 신호를 전파 신호로 바꾸어 외부로 송출할 수 있다.

도 26를 참조하면, 본 발명의 일 실시예들에 따른 다양한 MOSFET들은 전자 시스템(2300)에 적용될 수 있다. 전자 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다.

바디(2310)는 마이크로 프로세서(Micro Processor; 2320), 파워 서플라이(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러(Display Controller; 2350)를 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다.

마이크로 프로세서(2320), 파워 서플라이(2330), 기능 유닛(2340), 및 디스플레이 컨트롤러(2350)는 바디(2310) 상에 실장 또는 장착될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 외부에 디스플레이(2360)가 배치될 수 있다. 예를 들면, 디스플레이(2360)는 바디(2310)의 표면 상에 배치되어 디스플레이 컨트롤러(2350)에 의해 프로세싱된 이미지를 표시할 수 있다.

파워 서플라이(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서(2320), 기능 유닛(2340), 디스플레이 컨트롤러(2350) 등으로 공급할 수 있다. 마이크로 프로세서(2320)는 파워 서플라이(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이(2360)를 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다.

예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이(2360)로 영상 출력, 스피커로 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.

다른 실시예에서, 전자 시스템(2300)이 용량확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다.

또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 일 실시예에 의한 MOSFET들 중 적어도 하나는 마이크로 프로세서(2320) 또는 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.

도 27을 참조하면, 전자 시스템(2400)은 본 발명의 일 실시예에 의한 MOSFET들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 포함할 수 있다.

예를 들어, 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다.

램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 MOSFET들 중 적어도 하나를 포함할 수 있다.

마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다.

메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.

도 28은 본 발명의 실시예들에 의한 MOSFET들 중 적어도 하나를 포함하는 전자 시스템의 응용예로서의 모바일 기기를 개략적으로 도시한 사시도이다.

도 28을 참조하면, 모바일 기기(2500)는 모바일 폰 또는 태블릿 PC를 포함할 수 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 MOSFET들 중 적어도 하나는 모바일 폰 또는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.

지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100, 100a, 100b, 100c, 100d, 200, 200a, 200b: MOSFET, 103: 제1 마스크 패턴, 104: 제2 마스크 패턴, 110: 기판, 120, 120a: 버퍼층, 122: GaAs층, 124: InP층, 126: InAlAs층, 130: 반도체층, 130a, 130a, 130b, 130c, 130d, 130d': 반도체층, 132h: 고농도 불순물 영역, 132a, 132b, 132d: 소스/드레인 영역, 132l: LDD 영역, 132h: 고농도 불순물 영역, 135, 135b, 135d: 채널 영역, 140, 140a, 140d, 140f, 140N1, 140N2: 게이트 구조체, 142d: 더미 유전체층, 142: 유전체층 또는 제1 절연층, 144, 144a, 144b, 144c, 144d: 게이트 전극, 146: 스페이서, 148: 더미 게이트 전극, 150: 절연층, 160: 마스크, 170, 170a: 제2 절연층, 180: 제3 절연층, 1000: 반도체 장치

Claims (20)

  1. 기판;
    상기 기판 상에 형성된 Ⅲ-Ⅴ족 화합물 기반의 반도체층; 및
    상기 반도체층 상에 배치되고, 금속을 기반으로 형성되고 이온 주입(Ion-Implantation)이 된 게이트 전극을 구비한 게이트 구조체;를 포함하는 모스펫(MOSFET: Metal-Oxide Semiconductor Field Effect Transistor).
  2. 제1 항에 있어서,
    상기 게이트 구조체는 상기 게이트 전극과 상기 반도체층 사이에 배치된 유전체층을 포함하고,
    상기 게이트 전극은 상기 유전체층에 인접하여 상기 이온 주입을 통해 형성된 이온 주입 영역을 포함하는 것을 특징으로 하는 모스펫.
  3. 제1 항에 있어서,
    상기 게이트 구조체는 상기 게이트 전극과 상기 반도체층 사이에 배치된 유전체층을 포함하고,
    상기 게이트 구조체는 상기 유전체층 상의 제1 금속층, 및 상기 제1 금속층 상의 제2 금속층을 포함하며,
    상기 제1 금속층에 상기 이온 주입이 된 것을 특징으로 하는 모스펫.
  4. 제3 항에 있어서,
    상기 제2 금속층은 텅스텐(W) 층을 포함하며,
    상기 제1 금속층은 티타늄나이트라이드(TiN)/티타늄알루미늄카바이드(TiAlC)/TiN 층을 포함하는 것을 특징으로 하는 모스펫.
  5. 제1 항에 있어서,
    상기 게이트 구조체는 상기 게이트 전극과 상기 반도체층 사이에 배치된 유전체층을 포함하고,
    상기 게이트 전극은 적어도 하나의 TiN 층을 포함하며,
    상기 적어도 하나의 TiN 층에 질소(N) 이온이 주입된 것을 특징으로 하는 모스펫.
  6. 제1 항에 있어서,
    상기 기판 상에 버퍼층을 더 포함하고,
    상기 기판은 실리콘(Si) 기판이고,
    상기 반도체층은 인듐갈륨아세나이드(InGaAs) 또는 인듐아세나이드(InAs)의 채널 영역을 포함하며,
    상기 버퍼층은 갈륨아세나이드(GaAs)/인듐포스파이트(InP)/인듐알루미늄아세나이드(InAlAs) 층을 포함하는 것을 특징으로 하는 모스펫.
  7. 제1 항에 있어서,
    상기 반도체층은 채널 영역, 소스 영역, 및 드레인 영역을 포함하고,
    상기 채널 영역은 상기 게이트 구조체 하부에 배치되며,
    상기 소스 영역 및 드레인 영역은 상기 채널 영역의 양 측면에 배치되며,
    상기 모스펫은 채널 영역이 평평한 플래너(planar) 타입 또는 상기 기판으로 돌출된 핀(FIN) 타입으로 형성된 것을 특징으로 하는 모스펫.
  8. 제7 항에 있어서,
    상기 반도체층이 InGaAs으로 형성된 경우에, 상기 소스 영역 및 드레인 영역은 실리콘 및 주석(Sn) 이온 중 적어도 하나를 불순물 이온으로서 포함하고,
    상기 반도체층이 InAs으로 형성된 경우에, 상기 소스 영역 및 드레인 영역은 탄소(C), 실리콘, 및 주석(Sn) 이온 중 적어도 하나를 불순물 이온으로서 포함하는 것을 특징으로 하는 모스펫.
  9. 제1 항에 있어서,
    상기 기판과 반도체층 사이에 버퍼층을 더 포함하고,
    상기 기판은 실리콘 기판이며,
    상기 반도체층은 InGaAs 또는 InAs의 채널 영역을 포함하며,
    상기 버퍼층은 GaAs/InP/InAlAs 층을 포함하며,
    상기 게이트 전극은 TiN/TiAlC/TiN 층을 포함하며,
    상기 게이트 전극에 질소 이온이 주입된 것을 특징으로 하는 모스펫.
  10. 제1 항에 있어서,
    NMOS(N-channel MOS), PMOS(P-channel), 및 CMOS(Complementary MOS)중 어느 하나인 것을 특징으로 하는 모스펫.
  11. 기판;
    상기 기판 상의 버퍼층;
    상기 버퍼층 상에 형성된 Ⅲ-Ⅴ족 화합물 기반의 반도체층; 및
    상기 반도체층 상에 배치되고, 금속을 기반으로 형성되고 이온 주입이 된 게이트 전극을 구비한 적어도 2개의 게이트 구조체;를 포함하고,
    상기 적어도 2개의 게이트 구조체는 대응하는 상기 반도체층 부분과 함께 적어도 2개의 트랜지스터를 구성하며, 상기 적어도 2개의 트랜지스터는 서로 다른 문턱 전압(Threshold Voltage)을 갖는 적어도 2종의 트랜지스터로 구별되는 반도체 장치.
  12. 제11 항에 있어서,
    상기 적어도 2종의 트랜지스터의 각각의 상기 게이트 전극은 서로 다른 도핑 농도를 갖거나 또는 서로 다른 이온을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제11 항에 있어서,
    상기 기판은 실리콘 기판이고,
    상기 반도체층은 InGaAs 또는 GaAs의 채널 영역을 포함하며,
    상기 버퍼층은 GaAs/InP/InAlAs 층을 포함하며,
    상기 게이트 전극은 TiN/TiAlC/TiN 층을 포함하며,
    상기 적어도 2종의 트랜지스터의 각각의 상기 게이트 전극은 질소 이온이 주입되되, 서로 다른 도핑 농도를 갖는 것을 특징으로 하는 반도체 장치.
  14. 제11 항에 있어서,
    상기 적어도 2종의 트랜지스터는 로직(logic) 소자를 구성하는 것을 특징으로 하는 반도체 장치.
  15. 기판 상에 버퍼층과 Ⅲ-Ⅴ족 화합물 기반의 반도체층을 순차적으로 형성하는 단계;
    상기 반도체층 상에 금속 기반의 게이트 전극을 구비한 게이트 구조체를 형성하는 단계; 및
    상기 게이트 전극에 이온 주입을 하여 상기 게이트 전극의 일 함수를 조절하는 단계;를 포함하는 모스펫 제조방법.
  16. 제15 항에 있어서,
    상기 게이트 구조체를 형성하는 단계는,
    상기 반도체층 상에 유전체층과 더미(dummy) 게이트 패턴을 형성하는 단계;
    상기 유전체층과 더미 게이트 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 기판 및 상기 기판의 결과물을 덮는 절연층을 형성하는 단계;
    상기 더미 게이트 패턴의 상면이 노출되도록 상기 절연층을 식각하여 평탄화하는 단계; 및
    상기 더미 게이트 패턴을 제거하고 상기 더미 게이트 패턴이 제거된 부분에 금속을 채워 넣어 상기 게이트 전극을 형성하는 단계;를 포함하고,
    상기 일 함수를 조절하는 단계에서, 상기 유전체층에 인접하는 상기 게이트 전극의 하부 부분에 상기 이온 주입을 수행하는 것을 특징으로 하는 모스펫 제조방법.
  17. 제16 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 유전체층 상에 제1 금속층을 형성하는 단계; 및
    상기 제1 금속층 상에 제2 금속층을 형성하는 단계;를 포함하고,
    상기 일 함수를 조절하는 단계에서, 상기 제1 금속층에 질소 이온을 주입하는 것을 특징으로 하는 모스펫 제조방법.
  18. 제15 항에 있어서,
    상기 게이트 구조체를 형성하는 단계에서,
    상기 반도체층 상에 적어도 2개의 게이트 구조체를 형성하고,
    상기 일 함수를 조절하는 단계에서,
    마스크를 이용하여 상기 적어도 2개의 게이트 구조체에 대해 다른 공정 조건으로 이온 주입을 수행함으로써, 서로 다른 일 함수의 게이트 전극을 구비한 적어도 2종의 게이트 구조체를 형성하는 것을 특징으로 하는 모스펫 제조방법.
  19. 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층과 기판의 일부를 식각하여 트렌치를 형성하고 상기 트렌치들 사이에 상기 기판으로부터 돌출되고 제1 방향으로 연장하는 돌출 구조를 형성하는 단계;
    상기 트렌치의 일부를 절연 물질로 채워 소자 분리층을 형성하고, 상기 돌출 구조의 상부에 해당하고 상기 소자 분리층으로부터 돌출된 핀(FIN) 구조를 형성하는 단계;
    상기 핀 구조를 둘러싸는 Ⅲ-Ⅴ족 화합물 기반의 반도체층을 형성하는 단계;
    상기 제1 방향에 대해 소정 각도를 갖는 제2 방향으로 연장하면서 상기 반도체층 및 소자 분리층의 일부를 덮고, 금속 기반의 게이트 전극을 구비한 게이트 구조체를 형성하는 단계; 및
    상기 게이트 전극에 이온 주입을 하여 상기 게이트 전극의 일 함수를 조절하는 단계;를 포함하는 모스펫 제조방법.
  20. 제19 항에 있어서,
    상기 게이트 구조체를 형성하는 단계는,
    상기 제2 방향으로 연장하고 상기 반도체층 및 소자 분리층의 일부를 덮는 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층 상에 더미 게이트 패턴을 형성하는 단계;
    상기 반도체층의 측면 상의 제1 스페이서 및 상기 더미 게이트 패턴의 측면 상의 제2 스페이서를 형성하는 단계;
    상기 기판의 결과물 상에 절연층을 형성하고 상기 더미 게이트 패턴의 상면이 노출되도록 평탄화하는 단계;
    상기 더미 게이트 패턴 및 제1 유전체층을 제거하고, 상기 더미 게이트 패턴 및 제1 유전체층이 제거된 부분에 제2 유전체층을 형성하는 단계; 및
    상기 제2 유전체층 상에 제1 금속층 및 제2 금속층을 형성하여 상기 게이트 전극을 형성하는 단계;를 포함하고,
    상기 일 함수를 조절하는 단계에서, 상기 제1 금속층에 이온을 주입하는 것을 특징으로 하는 모스펫 제조방법.
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