JPH0365654B2 - - Google Patents
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- Publication number
- JPH0365654B2 JPH0365654B2 JP62025175A JP2517587A JPH0365654B2 JP H0365654 B2 JPH0365654 B2 JP H0365654B2 JP 62025175 A JP62025175 A JP 62025175A JP 2517587 A JP2517587 A JP 2517587A JP H0365654 B2 JPH0365654 B2 JP H0365654B2
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- Japan
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- insulating film
- forming
- wiring layer
- polysilicon
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法にかかり、
特に不純物拡散層とポリシリコンとのコンタクト
構造を有する半導体装置の製造に関する。
特に不純物拡散層とポリシリコンとのコンタクト
構造を有する半導体装置の製造に関する。
ポリシリコンと拡散層とを接続する場合、各々
の別々の絶縁膜の開口部を設けて他の導電体を介
して配線接続する方法に対して、ポリシリコンと
拡散層のいずれにも重なる絶縁膜の開口部に接触
する他の導電体を介してポリシリコンと拡散層と
を接続させるコンタクト構造は、配線面積を小さ
くできる為、集積回路の高密度化に有利である。
しかし、ポリシリコン上の絶縁膜を開口すると
き、ポリシリコンと、その直下の絶縁膜とが腐蝕
されやすく、基板と上記の導電体との間にリーク
電流が発生しやすいという問題点が有つた。
の別々の絶縁膜の開口部を設けて他の導電体を介
して配線接続する方法に対して、ポリシリコンと
拡散層のいずれにも重なる絶縁膜の開口部に接触
する他の導電体を介してポリシリコンと拡散層と
を接続させるコンタクト構造は、配線面積を小さ
くできる為、集積回路の高密度化に有利である。
しかし、ポリシリコン上の絶縁膜を開口すると
き、ポリシリコンと、その直下の絶縁膜とが腐蝕
されやすく、基板と上記の導電体との間にリーク
電流が発生しやすいという問題点が有つた。
この発明の目的は、高集積化の利点は損なわ
ず、かつ、上記のようなリーク電流の発生をおさ
えられるコンタクト構造を有した半導体装置の製
造方法を提供することにある。
ず、かつ、上記のようなリーク電流の発生をおさ
えられるコンタクト構造を有した半導体装置の製
造方法を提供することにある。
この発明の特徴は、一導電型の半導体基板に逆
導電型の第１の領域を選択的に形成する工程と、
前記第１の領域上に第１の絶縁膜を介してシリコ
ン配線層を形成する工程と、前記シリコン配線層
に対して自己整合的に逆導電型の第２の領域を、
前記第１の領域と接するように半導体基板に形成
する工程と、第２の絶縁膜を前記第２の領域上か
ら前記シリコン配線層上にかけて形成する工程
と、前記第２の領域の一部を露出しかつ、前記第
１の領域上のシリコン配線層の一部を露出させる
開口部を前記第２の絶縁膜に形成する工程と、前
記開口部に導体層を充填させることにより、前記
露出させる第２の領域の部分と前記露出せるシリ
コン配線層の部分とに連続的に該導体層を被着す
る工程とを有する半導体装置の製造方法にある。
逆導電型の第１の領域の不純物濃度、深さ等の形
状はリーク電流を防止することを考えて設定され
る。したがつて、不所望なジヤンクシヨン容量を
なるべく少しとしかつ耐圧の低下を押えることを
考えて、上記目的が達成できるようにする。一
方、逆導電型の第２の領域の不純物濃度、深さ等
の形状は素子特性あるいは拡散配線層特性を考慮
に定められる。
導電型の第１の領域を選択的に形成する工程と、
前記第１の領域上に第１の絶縁膜を介してシリコ
ン配線層を形成する工程と、前記シリコン配線層
に対して自己整合的に逆導電型の第２の領域を、
前記第１の領域と接するように半導体基板に形成
する工程と、第２の絶縁膜を前記第２の領域上か
ら前記シリコン配線層上にかけて形成する工程
と、前記第２の領域の一部を露出しかつ、前記第
１の領域上のシリコン配線層の一部を露出させる
開口部を前記第２の絶縁膜に形成する工程と、前
記開口部に導体層を充填させることにより、前記
露出させる第２の領域の部分と前記露出せるシリ
コン配線層の部分とに連続的に該導体層を被着す
る工程とを有する半導体装置の製造方法にある。
逆導電型の第１の領域の不純物濃度、深さ等の形
状はリーク電流を防止することを考えて設定され
る。したがつて、不所望なジヤンクシヨン容量を
なるべく少しとしかつ耐圧の低下を押えることを
考えて、上記目的が達成できるようにする。一
方、逆導電型の第２の領域の不純物濃度、深さ等
の形状は素子特性あるいは拡散配線層特性を考慮
に定められる。
次に、本発明の実施例を第１図ａ〜ｃを用いて
説明する。
説明する。
まず、第１図ａに示すように、Ｎ型単結晶シリ
コン基板１上に、フイールド用絶縁膜（SiO2）
２を熱酸化により形成した後、ボロン等の不純物
をイオン注入、拡散等により注入してＰ型層３を
フイールド絶縁膜２の内側の活性領域に選択的に
形成する。
コン基板１上に、フイールド用絶縁膜（SiO2）
２を熱酸化により形成した後、ボロン等の不純物
をイオン注入、拡散等により注入してＰ型層３を
フイールド絶縁膜２の内側の活性領域に選択的に
形成する。
次に、第１図ｂに示すように活性領域上に熱酸
化により絶縁膜（SiO2）４を形成し、さらに絶
縁膜４上に気相成長により、Ｎ型不純物を含むポ
リシリコン５を形成する。しかる後ポリシリコン
を選択的に食刻除去するとともに残つたポリシリ
コン５をマスクとして絶縁膜４を食刻し、Ｐ型層
３上に共に残す。その後ボロン等の不純物をフイ
ールド絶縁膜２およびポリシリコン５上に設けた
レジストをマスクとしてイオン注入法によりＰ型
層６を形成する。次に第１図ｃに示すように窒化
シリコン又は、酸化シリコンの絶縁膜７を基板上
に被着後Ｐ型層６およびポリシリコン５を撰択的
こに露出（Ｐ型層６の一部とこの一部に近接した
ポリシリコン５とを露出）するようにの部分の絶
縁膜７を食刻除去する。
化により絶縁膜（SiO2）４を形成し、さらに絶
縁膜４上に気相成長により、Ｎ型不純物を含むポ
リシリコン５を形成する。しかる後ポリシリコン
を選択的に食刻除去するとともに残つたポリシリ
コン５をマスクとして絶縁膜４を食刻し、Ｐ型層
３上に共に残す。その後ボロン等の不純物をフイ
ールド絶縁膜２およびポリシリコン５上に設けた
レジストをマスクとしてイオン注入法によりＰ型
層６を形成する。次に第１図ｃに示すように窒化
シリコン又は、酸化シリコンの絶縁膜７を基板上
に被着後Ｐ型層６およびポリシリコン５を撰択的
こに露出（Ｐ型層６の一部とこの一部に近接した
ポリシリコン５とを露出）するようにの部分の絶
縁膜７を食刻除去する。
次いでこの絶縁膜７から露出したＰ型層６とポ
リシリコン５をアルミニウム８を選択的に被着し
て相互の電気的接合を形成する。
リシリコン５をアルミニウム８を選択的に被着し
て相互の電気的接合を形成する。
以上のような実施例によれば、上記ポリシリコ
ン５上に絶縁膜７の開口を設けるとき、ポリシリ
コン５とその直下の絶縁膜４とがこのときの食刻
液によつて腐蝕されたとしても、この絶縁膜４直
下には、基板１と逆導電領域３が形成されている
ため、基板１とアルミニウム８との間のリークの
発生を防止できる。
ン５上に絶縁膜７の開口を設けるとき、ポリシリ
コン５とその直下の絶縁膜４とがこのときの食刻
液によつて腐蝕されたとしても、この絶縁膜４直
下には、基板１と逆導電領域３が形成されている
ため、基板１とアルミニウム８との間のリークの
発生を防止できる。
以上の説明で明らかなように、高集積化の利点
は損なわれず、ポリシリコンと拡散層とを直接他
の導電体で接続できる。
は損なわれず、ポリシリコンと拡散層とを直接他
の導電体で接続できる。
なお、本実施例では、Ｎ型基板を用いたが、Ｐ
型基板の場合も同様である。
型基板の場合も同様である。
またシリコンはポリシリコンに限らず、非晶
質、多孔質等のものであつても良い。
質、多孔質等のものであつても良い。
第１図ａ〜ｃは、本発明によるコンタクト構造
を有する半導体装置の製造工程順の断面図であ
る。 第１図において、１……Ｎ型半導体基板、２…
…フイールド用絶縁膜、３……Ｐ型不純物拡散
層、４……ゲート用絶縁膜、５……Ｎ型不純物を
含むポリシリコン、６……Ｐ型不純物拡散層、７
……絶縁膜、８……アルミニウム。
を有する半導体装置の製造工程順の断面図であ
る。 第１図において、１……Ｎ型半導体基板、２…
…フイールド用絶縁膜、３……Ｐ型不純物拡散
層、４……ゲート用絶縁膜、５……Ｎ型不純物を
含むポリシリコン、６……Ｐ型不純物拡散層、７
……絶縁膜、８……アルミニウム。
Claims (1)
- １ フイールド絶縁膜で囲まれた一導電型の半導
体基板の活性領域に逆導電型の第１の領域を選択
的に形成する工程と、前記第１の領域上に該フイ
ールド絶縁膜より薄い第１の絶縁膜を介して、前
記一導電型のシリコン配線層を形成する工程と、
前記シリコン配線層およびフイールド絶縁膜をマ
スクとして該活性領域内に逆導電型の第２の領域
を、前記第１の領域と接するように形成する工程
と、第２の絶縁膜を前記第２の領域上から前記シ
リコン配線層上にかけて形成する工程と、前記第
２の領域の一部を露出しかつ前記第１の領域上の
シリコン配線層の一部を露出させる開口部を前記
第２の絶縁膜に食刻により形成する工程と、前記
開口部にアルミニウム層を充填させることにより
前記露出させる第２の領域の部分と前記露出させ
るシリコン配線層の部分とに連続的に該導体層を
被着する工程とを有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2517587A JPS63107046A (ja) | 1987-02-04 | 1987-02-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2517587A JPS63107046A (ja) | 1987-02-04 | 1987-02-04 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9282778A Division JPS5519857A (en) | 1978-07-28 | 1978-07-28 | Semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107046A JPS63107046A (ja) | 1988-05-12 |
| JPH0365654B2 true JPH0365654B2 (ja) | 1991-10-14 |
Family
ID=12158670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2517587A Granted JPS63107046A (ja) | 1987-02-04 | 1987-02-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107046A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4561060B2 (ja) * | 2003-07-28 | 2010-10-13 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039477A (ja) * | 1973-08-09 | 1975-04-11 | ||
| JPS52141591A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Process of semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185652U (ja) * | 1974-12-27 | 1976-07-09 |
-
1987
- 1987-02-04 JP JP2517587A patent/JPS63107046A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039477A (ja) * | 1973-08-09 | 1975-04-11 | ||
| JPS52141591A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Process of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63107046A (ja) | 1988-05-12 |
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