JPS63107046A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63107046A JPS63107046A JP2517587A JP2517587A JPS63107046A JP S63107046 A JPS63107046 A JP S63107046A JP 2517587 A JP2517587 A JP 2517587A JP 2517587 A JP2517587 A JP 2517587A JP S63107046 A JPS63107046 A JP S63107046A
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- insulating film
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- silicon wiring
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法にかかり、特に不純
物拡散層とポリシリコンとのコンタクト構造を有する半
導体装置の製造に関する。
物拡散層とポリシリコンとのコンタクト構造を有する半
導体装置の製造に関する。
ポリシリコンと拡散層とを接続する場合、各々に別々の
絶縁膜の開口部を設け【他の導電体を介して配線接続す
る方法に対して、ポリシリコンと拡散層のいずれにも重
なる絶縁膜の開口部に接触する他の導電体を介してポリ
シリコンと拡散層とを接続させるコンタクト構造は、配
線面積を小さくできる為、集積回路の高密度化に有利で
ある。しかし、ポリシリコン上の絶縁膜を開口するとき
、ポリシリコンと、その直下の絶縁膜とが腐蝕されやす
く、基板と上記の導電体との間にリーク電流が発生しや
すいという問題点が有った。
絶縁膜の開口部を設け【他の導電体を介して配線接続す
る方法に対して、ポリシリコンと拡散層のいずれにも重
なる絶縁膜の開口部に接触する他の導電体を介してポリ
シリコンと拡散層とを接続させるコンタクト構造は、配
線面積を小さくできる為、集積回路の高密度化に有利で
ある。しかし、ポリシリコン上の絶縁膜を開口するとき
、ポリシリコンと、その直下の絶縁膜とが腐蝕されやす
く、基板と上記の導電体との間にリーク電流が発生しや
すいという問題点が有った。
この発明の目的は、高集積化の利点は損なわず、かつ、
上記のようなリーク電流の発生をおさえられるコンタク
ト構造を有した半導体装置の製造方法を提供す凰の第１
の領域を選択的に形成する工程と、前記第１の領域上に
第１の絶縁膜を介してシリコン配線層を形成する工程と
、前記シリコン配線層に対して自己整合的に逆導電型の
第２の領域を、前記第１の領域と接するよ５に半導体基
板に形成する工程と、第２の絶縁膜を前記第２の領域上
から前記シリコン配線層上Ｋかけて形成する工程と、前
記第２の領域の一部を露出しかつ、前記第１の領域上の
シリコン配線２層の一部を露出せる第２の領域の部分と
前記露出せるシリコン配線層の部分とく連続的に該導体
層を被着する工程とを有する半導体装置の製造方法にあ
る。逆導電型の第１の領域の不純物濃度、深さ等の形状
はリーク電流を防止することを考えて設定される。した
がりて、不所望なジャンクシ璽ン容量をなるべく少しと
しかつ耐圧の低下を押えることを考えて、上記目的が達
成できるようにする。一方、逆導電型の第２の領域の不
純物濃度、深次Ｋ、本発明の実施例を第１図（ａ）〜（
ｃ）を用いて説明する。
上記のようなリーク電流の発生をおさえられるコンタク
ト構造を有した半導体装置の製造方法を提供す凰の第１
の領域を選択的に形成する工程と、前記第１の領域上に
第１の絶縁膜を介してシリコン配線層を形成する工程と
、前記シリコン配線層に対して自己整合的に逆導電型の
第２の領域を、前記第１の領域と接するよ５に半導体基
板に形成する工程と、第２の絶縁膜を前記第２の領域上
から前記シリコン配線層上Ｋかけて形成する工程と、前
記第２の領域の一部を露出しかつ、前記第１の領域上の
シリコン配線２層の一部を露出せる第２の領域の部分と
前記露出せるシリコン配線層の部分とく連続的に該導体
層を被着する工程とを有する半導体装置の製造方法にあ
る。逆導電型の第１の領域の不純物濃度、深さ等の形状
はリーク電流を防止することを考えて設定される。した
がりて、不所望なジャンクシ璽ン容量をなるべく少しと
しかつ耐圧の低下を押えることを考えて、上記目的が達
成できるようにする。一方、逆導電型の第２の領域の不
純物濃度、深次Ｋ、本発明の実施例を第１図（ａ）〜（
ｃ）を用いて説明する。
まず、第１図（＆）に示すように、Ｎ型単結晶シリコン
基板１上に、フィールド用絶縁膜（ＳＩＯ，）２を熱酸
化により形成した後、ホルン等の不純物をイオン注入、
拡散等により注入してＰ型層３をフィールド絶縁膜２の
内側の活性領域に選択的に形成する。
基板１上に、フィールド用絶縁膜（ＳＩＯ，）２を熱酸
化により形成した後、ホルン等の不純物をイオン注入、
拡散等により注入してＰ型層３をフィールド絶縁膜２の
内側の活性領域に選択的に形成する。
次に、第１図（ｂ）に示すよ５に活性領域上に熱酸化に
より絶縁膜（８１０り４を形成し、さらに絶縁膜４上に
気相成長により、Ｎ型不純物を含むポリシリコン５を形
成する。しかる後ポリシリコンを選択的に食刻除去する
とともに残ったポリシリコン５をマスクとして絶縁膜４
を食刻し、ＰＦｉ層３上に共に残す。その後ポーン等の
不純物をフィールド絶縁膜２およびポリシリコン５上に
設けたレジストをマスクとしてイオン注入法によりＰ型
層６を形成する。次に第１図（ｅ）に示すように窒化シ
リコン又は、酸化シリコンの絶縁膜７を基板上に被着後
Ｐ型層６およびポリシリコン５を撰択的に刻除去する。
より絶縁膜（８１０り４を形成し、さらに絶縁膜４上に
気相成長により、Ｎ型不純物を含むポリシリコン５を形
成する。しかる後ポリシリコンを選択的に食刻除去する
とともに残ったポリシリコン５をマスクとして絶縁膜４
を食刻し、ＰＦｉ層３上に共に残す。その後ポーン等の
不純物をフィールド絶縁膜２およびポリシリコン５上に
設けたレジストをマスクとしてイオン注入法によりＰ型
層６を形成する。次に第１図（ｅ）に示すように窒化シ
リコン又は、酸化シリコンの絶縁膜７を基板上に被着後
Ｐ型層６およびポリシリコン５を撰択的に刻除去する。
次いでこの絶縁膜７から露出したＰ型層６とポリシリコ
ン５とをアルミニウム８を選択的に被着して相互の電気
的接合を形成する。
ン５とをアルミニウム８を選択的に被着して相互の電気
的接合を形成する。
以上のような実施例によれば、上記ポリシリコン５上に
絶縁膜７の開口を設けるとき、ポリシリコン５とその直
下の絶縁膜４とがこのときの食刻液によって腐蝕された
としても、この絶縁膜４直下には、基板１と逆導電領域
３が形成されているため、基板１とアルミニウム８との
間のリークの発生を防止で診る。
絶縁膜７の開口を設けるとき、ポリシリコン５とその直
下の絶縁膜４とがこのときの食刻液によって腐蝕された
としても、この絶縁膜４直下には、基板１と逆導電領域
３が形成されているため、基板１とアルミニウム８との
間のリークの発生を防止で診る。
以上の説明で明らかなように、高集積化の利点は損なわ
れずに、ポリシリコンと拡散層とを直接他の導電体で接
続できる。
れずに、ポリシリコンと拡散層とを直接他の導電体で接
続できる。
なお、本実施例では、Ｎ型基板を用いたが、Ｐ型基板の
場合も同様である。なお、本実施例においてはＰ型領域
６と３はその基板との接合端がぶつかるよ５に形成した
が、これらはぶつかっていてもぶつかっていなくともど
ちらでも良いが、分離しておいた方がＰＭ領＃１．６の
容量を小さく抑えるためには好ましい。
場合も同様である。なお、本実施例においてはＰ型領域
６と３はその基板との接合端がぶつかるよ５に形成した
が、これらはぶつかっていてもぶつかっていなくともど
ちらでも良いが、分離しておいた方がＰＭ領＃１．６の
容量を小さく抑えるためには好ましい。
第１図（ａｌ〜（ｃ）は、本発明によるコンタクト構造
を有する半導体装置の製造工程順の断面図である。 第１図において、１・・・・・・Ｎ型半導体基板、２・
・・・・・フィールド用絶縁膜、３・・・・・・Ｐ型不
純物拡散層、４・・・・・・ゲート用絶縁膜、５・・・
・・・Ｎ型不純物を含むポリシリコン、６・・・・・・
Ｐ型不純吻拡散層、７・・・・・・絶縁膜、８・・・・
・・アルミニウム。 手続補正書（方式） 昭和 年 月 日 ｔ’ｊ Ｓ’Ｆ Ｗ ＆ ”ｔ ヶ 定１
、事件の表示 昭和６２年 特許 願第２５１７５号
２、発明の名称 半導体装置の製造方法３、補正を
する者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル日本電気株式会社内 （６５９１） 弁理士 内 原 ′ 晋電話 東京（
０３）４５６−３１１１（大代表）（連絡先 日本電気
株式会社↑）計部）５、補正命令の日付 昭和６２
年１０月２７日（発送日）６、補正の対象 明細書の発明の名称の欄 ７、補正の内容 明細書の発明の名称の欄に「半導体装置」とあるのを「
半導体装置の製造方法」と訂正いたします。
を有する半導体装置の製造工程順の断面図である。 第１図において、１・・・・・・Ｎ型半導体基板、２・
・・・・・フィールド用絶縁膜、３・・・・・・Ｐ型不
純物拡散層、４・・・・・・ゲート用絶縁膜、５・・・
・・・Ｎ型不純物を含むポリシリコン、６・・・・・・
Ｐ型不純吻拡散層、７・・・・・・絶縁膜、８・・・・
・・アルミニウム。 手続補正書（方式） 昭和 年 月 日 ｔ’ｊ Ｓ’Ｆ Ｗ ＆ ”ｔ ヶ 定１
、事件の表示 昭和６２年 特許 願第２５１７５号
２、発明の名称 半導体装置の製造方法３、補正を
する者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田
ビル日本電気株式会社内 （６５９１） 弁理士 内 原 ′ 晋電話 東京（
０３）４５６−３１１１（大代表）（連絡先 日本電気
株式会社↑）計部）５、補正命令の日付 昭和６２
年１０月２７日（発送日）６、補正の対象 明細書の発明の名称の欄 ７、補正の内容 明細書の発明の名称の欄に「半導体装置」とあるのを「
半導体装置の製造方法」と訂正いたします。
Claims (1)
- 一導電型の半導体基板に逆導電量の第１の領域を選択的
に形成する工程と、前記第１の領域上に第１の絶縁膜を
介して、シリコン配線層を形成する工程と、前記シリコ
ン配線層に対して自己整合的に逆導電量の第２の領域を
、前記第１の領域と接するように半導体基板に形成する
工程と、第２の絶縁膜を前記第２の領域上から前記シリ
コン配線層上にかけて形成する工程と、前記第２の領域
の一部を露出しかつ前記第１の領域上のシリコン配線層
の一部を露出させる開口部を前記第２の絶縁膜に形成す
る工程と、前記開口部に導体層を充填させることにより
前記露出せる第２の領域の部分と前記露出せるシリコン
配線層の部分とに連続的に該導体層を被着する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2517587A JPS63107046A (ja) | 1987-02-04 | 1987-02-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2517587A JPS63107046A (ja) | 1987-02-04 | 1987-02-04 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9282778A Division JPS5519857A (en) | 1978-07-28 | 1978-07-28 | Semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107046A true JPS63107046A (ja) | 1988-05-12 |
| JPH0365654B2 JPH0365654B2 (ja) | 1991-10-14 |
Family
ID=12158670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2517587A Granted JPS63107046A (ja) | 1987-02-04 | 1987-02-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107046A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050998A (ja) * | 2003-07-28 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039477A (ja) * | 1973-08-09 | 1975-04-11 | ||
| JPS5185652U (ja) * | 1974-12-27 | 1976-07-09 | ||
| JPS52141591A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Process of semiconductor device |
-
1987
- 1987-02-04 JP JP2517587A patent/JPS63107046A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039477A (ja) * | 1973-08-09 | 1975-04-11 | ||
| JPS5185652U (ja) * | 1974-12-27 | 1976-07-09 | ||
| JPS52141591A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Process of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050998A (ja) * | 2003-07-28 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4561060B2 (ja) * | 2003-07-28 | 2010-10-13 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0365654B2 (ja) | 1991-10-14 |
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