JPH01179450A - Ｍｏｓ型ダイナミックメモリ集積回路とその製造方法 - Google Patents
Ｍｏｓ型ダイナミックメモリ集積回路とその製造方法Info
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- JPH01179450A JPH01179450A JP63001283A JP128388A JPH01179450A JP H01179450 A JPH01179450 A JP H01179450A JP 63001283 A JP63001283 A JP 63001283A JP 128388 A JP128388 A JP 128388A JP H01179450 A JPH01179450 A JP H01179450A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発明は超高密度のＭＯＳ型ダイナミックメモリ乗積回
路とその製造方法に関するものである。
路とその製造方法に関するものである。
従来のこの種のＭＯＳ型ダイナミックメモリ集積回路を
、第３図にそのｆｆｒ而図面示して説明する。
、第３図にそのｆｆｒ而図面示して説明する。
即ち、このＭＯＳ型ダイナミックメモリ果槓回路は、Ｓ
ｔ基板１の表面部に、必要に応じ比較的高濃度の拡散を
行なった表面層２が形成され、この表面層２の非能動領
域には、フィールド酸化膜３が選択的に形成されると共
に、能動領域には、フィールド酸化膜３に近接したトレ
ンチ４が形成されている。そして、このトレンチ４の表
面は、比較的厚い酸化膜５とキャパシタの蓄積ノードと
なり導電性ポリシリコンで形成された蓄積電極６とが順
次被着形成されて居り、この蓄積電極６の一端部６ａは
、表面層２とは異種導電型のトランスファＴｒの高濃度
拡散層７に接続されている。更に、前記蓄積電極６及び
フィールド酸化膜３０表面上には、キャパシタ絶縁膜８
及び所定のグレート電位に接続された導電性ポリシリコ
ンのキャパシタ上部電極９が順次積層形成され、このキ
ャパシタ上部電極９には、その上面を平担化するために
、エッチパック法を以てポリシリコン又は酸化シリコン
の充填材１０が埋め込まれている。斯くして、蓄積電極
６、キャパシタ絶縁膜８及び午ヤノクシタ上部電極９に
よりセルキャパシタが構成されている。又、キャパシタ
上部電極９及び充填材１０上には、絶縁膜１１が被着さ
れている。尚、１２はｒ−ト絶縁膜、１３は導電性ポリ
シリコン電極、１４はワードラインが配線された低抵抗
シリサイド膜、１５はサイドウオール絶縁膜であり、１
６は前記高濃度拡散Ｎ７の側部に形成され、これと同種
導電型の低濃度拡散層である。更に、かかる基板上には
、眉間絶縁膜１７、ビットラインが配線されたメタル配
線１８及び表面保護膜１９が順次積層形成されて居り、
前記メタル配置ｔｓのビットラインと高濃度拡散層７と
は、コンタクトホール２０を介して接続されていた。
ｔ基板１の表面部に、必要に応じ比較的高濃度の拡散を
行なった表面層２が形成され、この表面層２の非能動領
域には、フィールド酸化膜３が選択的に形成されると共
に、能動領域には、フィールド酸化膜３に近接したトレ
ンチ４が形成されている。そして、このトレンチ４の表
面は、比較的厚い酸化膜５とキャパシタの蓄積ノードと
なり導電性ポリシリコンで形成された蓄積電極６とが順
次被着形成されて居り、この蓄積電極６の一端部６ａは
、表面層２とは異種導電型のトランスファＴｒの高濃度
拡散層７に接続されている。更に、前記蓄積電極６及び
フィールド酸化膜３０表面上には、キャパシタ絶縁膜８
及び所定のグレート電位に接続された導電性ポリシリコ
ンのキャパシタ上部電極９が順次積層形成され、このキ
ャパシタ上部電極９には、その上面を平担化するために
、エッチパック法を以てポリシリコン又は酸化シリコン
の充填材１０が埋め込まれている。斯くして、蓄積電極
６、キャパシタ絶縁膜８及び午ヤノクシタ上部電極９に
よりセルキャパシタが構成されている。又、キャパシタ
上部電極９及び充填材１０上には、絶縁膜１１が被着さ
れている。尚、１２はｒ−ト絶縁膜、１３は導電性ポリ
シリコン電極、１４はワードラインが配線された低抵抗
シリサイド膜、１５はサイドウオール絶縁膜であり、１
６は前記高濃度拡散Ｎ７の側部に形成され、これと同種
導電型の低濃度拡散層である。更に、かかる基板上には
、眉間絶縁膜１７、ビットラインが配線されたメタル配
線１８及び表面保護膜１９が順次積層形成されて居り、
前記メタル配置ｔｓのビットラインと高濃度拡散層７と
は、コンタクトホール２０を介して接続されていた。
然し乍ら、上述した従来のＭＯＳ型ダイナミックメモリ
集枳回路においては、トランスファＴｒの高濃度拡散層
７と蓄積電極６との接触部（一端部）６ａの形成が必要
になるため、百該接触部６ａの巾ｌがホ） ＩＪソグラ
フィの合せ余裕として必要になり、集積回路の微細化が
できないという問題点がおった。
集枳回路においては、トランスファＴｒの高濃度拡散層
７と蓄積電極６との接触部（一端部）６ａの形成が必要
になるため、百該接触部６ａの巾ｌがホ） ＩＪソグラ
フィの合せ余裕として必要になり、集積回路の微細化が
できないという問題点がおった。
本発明の目的は、上述の問題点に鑑み、超高密度化がで
きるＭＯＳ型ダイナミックメモリ集積回路とその製造方
法を提供するものである。
きるＭＯＳ型ダイナミックメモリ集積回路とその製造方
法を提供するものである。
本発明は上述した目的を達成するため、基板の非能動領
域にフィールド酸化膜を形成し、前記基板の能動領域内
にあって、前記フィールド酸化膜に側端部が重なるトレ
ンチを形成する工程と、該トレンチの表面及び前記基板
上に、絶縁性を有する酸化膜を被着形成する工程と、該
酸化膜の全面を所定厚迄異方性エツチングし、少なくと
も前記トレンチ側面上部を露出させる工程と、前記酸化
膜を含むトレンチ表面に、中ヤパシタの蓄積ノードとな
る蓄積電極を被着形成する工程と、該蓄積電極上に、ス
タック午ヤパシタ層を形成する工程とを含むものである
。
域にフィールド酸化膜を形成し、前記基板の能動領域内
にあって、前記フィールド酸化膜に側端部が重なるトレ
ンチを形成する工程と、該トレンチの表面及び前記基板
上に、絶縁性を有する酸化膜を被着形成する工程と、該
酸化膜の全面を所定厚迄異方性エツチングし、少なくと
も前記トレンチ側面上部を露出させる工程と、前記酸化
膜を含むトレンチ表面に、中ヤパシタの蓄積ノードとな
る蓄積電極を被着形成する工程と、該蓄積電極上に、ス
タック午ヤパシタ層を形成する工程とを含むものである
。
本発明においては、トレンチの少なくとも側面の一部と
トランスファＴｒの拡散層との接触部において、前記拡
散層とトレンチ内に形成された蓄積電極とが接触するの
で、当該接触部は最小になり、ホトリソグラフィにおけ
る合せ余裕が不要になる。
トランスファＴｒの拡散層との接触部において、前記拡
散層とトレンチ内に形成された蓄積電極とが接触するの
で、当該接触部は最小になり、ホトリソグラフィにおけ
る合せ余裕が不要になる。
以下、本発明のＭＯＳ型ダイナミックメモリ集積回路と
その製造方法に係る一実施例を第１図及び第２図に基づ
いて従来例と同一構成部分には同一符号を付して説明す
る。
その製造方法に係る一実施例を第１図及び第２図に基づ
いて従来例と同一構成部分には同一符号を付して説明す
る。
尚、第１図はＭＯＳ型ダイナミックメモリ集積回路の断
面図及び第２図は同製造工程断面図である。
面図及び第２図は同製造工程断面図である。
即ち、第１因に示す如く、このＭＯＳ型ダイナミックメ
モリ集積回路は、Ｓｉ基板ｌの比較的高濃度の表面層２
における非能動領域に選択的にフィールド酸化膜３が形
成され、表面１−２の活性領域内には、フィールド酸化
膜３に、側端面が重なるトレンチ４が形成されている。
モリ集積回路は、Ｓｉ基板ｌの比較的高濃度の表面層２
における非能動領域に選択的にフィールド酸化膜３が形
成され、表面１−２の活性領域内には、フィールド酸化
膜３に、側端面が重なるトレンチ４が形成されている。
更に、このトレンチ４の側面には、絶縁性を有し且つフ
ィールド酸化膜３より薄膜の酸化膜５が形成されて居り
、特にトレンチ４の一側面上部は、トランスファＴｒに
おける表面層２とは異種導電型の高ＴＩｋ度拡散層７と
接触する適当な深さの露出面４ａを有している。
ィールド酸化膜３より薄膜の酸化膜５が形成されて居り
、特にトレンチ４の一側面上部は、トランスファＴｒに
おける表面層２とは異種導電型の高ＴＩｋ度拡散層７と
接触する適当な深さの露出面４ａを有している。
又、酸化膜５及びトレンチ４表面上には、前記拡散層７
とは同槌導電型のポリシリコンより成る蓄積電極６、キ
ャパシタ絶縁膜８及びキヤ・センタ上部電極９が順次被
着形成され、埋込平担化用の充填材１０が埋設されてい
る。而して、前記蓄積電極６は、前記トランスファＴｒ
の高濃度拡散層７にトレンチ４の露出面４ａにおいて、
接触すると共に、同トレンチ４の下面において、高濃度
拡散層７とは同種導電型の表面層２の拡散層２１に接触
している。更に又、前記キャパシタ上部電極９及び充填
材１０上には、絶縁膜１１が形成され、この絶縁膜１１
を含むウェハ上には、層間絶縁膜１７、メタル配［１８
及び表面保護膜１９が順次被着形成されている。尚、そ
の他の構成については従来例と同一なので割愛する。
とは同槌導電型のポリシリコンより成る蓄積電極６、キ
ャパシタ絶縁膜８及びキヤ・センタ上部電極９が順次被
着形成され、埋込平担化用の充填材１０が埋設されてい
る。而して、前記蓄積電極６は、前記トランスファＴｒ
の高濃度拡散層７にトレンチ４の露出面４ａにおいて、
接触すると共に、同トレンチ４の下面において、高濃度
拡散層７とは同種導電型の表面層２の拡散層２１に接触
している。更に又、前記キャパシタ上部電極９及び充填
材１０上には、絶縁膜１１が形成され、この絶縁膜１１
を含むウェハ上には、層間絶縁膜１７、メタル配［１８
及び表面保護膜１９が順次被着形成されている。尚、そ
の他の構成については従来例と同一なので割愛する。
斯くして、蓄積電極６は、トレンチ４の露出面４ａ及び
下面において拡散層７，２１に接続される。
下面において拡散層７，２１に接続される。
次に、かかるＭＯＳ型ダイナミックメモリ集積回路の製
造方法を述べる。
造方法を述べる。
先ず、第２図（ａ）に示す如く、Ｓｌ基板１上に、セル
部を含むＳｌ基板１より比較的高濃度の表面層２を必要
に応じて形成した後、この表面層２の非能動領域に選択
的にフィールド酸化膜３を形成し、活性領域は露出させ
る。その後、前記活性領域に、側端部がフィールド酸化
膜３に重なるトレンチ４を形成するためのマスクパター
ン２２を形成する。
部を含むＳｌ基板１より比較的高濃度の表面層２を必要
に応じて形成した後、この表面層２の非能動領域に選択
的にフィールド酸化膜３を形成し、活性領域は露出させ
る。その後、前記活性領域に、側端部がフィールド酸化
膜３に重なるトレンチ４を形成するためのマスクパター
ン２２を形成する。
尚、このマスクパターン２２はホトレノスト、絶縁膜及
び金属膜が用いられる。
び金属膜が用いられる。
続いて、第１図（ｂ）に示す如く、ＲＩＥ法による異方
性エツチングをしてトレンチ４を形成する。
性エツチングをしてトレンチ４を形成する。
次いで、第１図（ｃ）に示す如く、トレンチ４及び表面
層２上に、絶縁性を有し且つフィールド酸化膜３より薄
膜の酸化膜５を、酸化若しくはＣＶＤ法により被着形成
する。
層２上に、絶縁性を有し且つフィールド酸化膜３より薄
膜の酸化膜５を、酸化若しくはＣＶＤ法により被着形成
する。
その後、第１図（ｄ）に示す如く、全面を、Ｓ１０．を
Ｓｔに対して選択性高くエツチングし易いＲＩＥ法、例
えばＣＦ系又はＣ）ＩＦ系ガスを用いて、酸化膜５の厚
さとトレンチ４の側部露出（露出面４ａ）分だけエツチ
ングする。例えば、この場合、酸化膜５の膜厚を１００
０λ、トレンチ４の側部露出深さを２０００又とすれば
、合せて３０００λだけＳｉｎ、をエツチングすれば良
いことになる。よって、フィールド酸化膜３を７０００
又とすれば、エツチング後は４０００λ残る。尚、酸化
膜５をＣＶＤ法を以て形成すれば、フィールド酸化膜３
はトレンチ４の側部露出深さ分だけ、即ち２０００λの
エツチングで良いことになる。
Ｓｔに対して選択性高くエツチングし易いＲＩＥ法、例
えばＣＦ系又はＣ）ＩＦ系ガスを用いて、酸化膜５の厚
さとトレンチ４の側部露出（露出面４ａ）分だけエツチ
ングする。例えば、この場合、酸化膜５の膜厚を１００
０λ、トレンチ４の側部露出深さを２０００又とすれば
、合せて３０００λだけＳｉｎ、をエツチングすれば良
いことになる。よって、フィールド酸化膜３を７０００
又とすれば、エツチング後は４０００λ残る。尚、酸化
膜５をＣＶＤ法を以て形成すれば、フィールド酸化膜３
はトレンチ４の側部露出深さ分だけ、即ち２０００λの
エツチングで良いことになる。
次に、第１図（ｅ）に示す如く、表面層２に対し異種導
電型にドーピングされたポリシリコンを被着し、これを
キャパシタ上部電極（蓄積電極）６に１？ターニングす
る。この時、この電極６と表面層２とは、トレンチ４の
側部露出面４ａ及び底面で接触し、表面層２の当該接触
部に拡散／＊７の部分及び２１が浅く形成される。
電型にドーピングされたポリシリコンを被着し、これを
キャパシタ上部電極（蓄積電極）６に１？ターニングす
る。この時、この電極６と表面層２とは、トレンチ４の
側部露出面４ａ及び底面で接触し、表面層２の当該接触
部に拡散／＊７の部分及び２１が浅く形成される。
そして、第１図（ｆ）に示す如く、蓄積電極６及びフィ
ールド酸化膜３上に、キャパシタ絶縁膜８及びキャパシ
タ上部電極９を順次被着形成した後、埋込平担化用の充
填材１０を埋め込んだ後、絶縁膜１１を積層形成する。
ールド酸化膜３上に、キャパシタ絶縁膜８及びキャパシ
タ上部電極９を順次被着形成した後、埋込平担化用の充
填材１０を埋め込んだ後、絶縁膜１１を積層形成する。
更に、常法の如く、トランスフＴＴｒ ｓ層間絶縁膜、
コンタクトホール、メタル配線及び表面保護膜を形成し
、ＭＯＳ型ダイナミックメモリ集積回路を完成する。
コンタクトホール、メタル配線及び表面保護膜を形成し
、ＭＯＳ型ダイナミックメモリ集積回路を完成する。
以上説明した様に本発明によれば、基板におけるトラン
スファＴｒの拡散層とトレンチ内に積層形成した蓄積電
極とが少なくともトレンチ側面の一部において接触する
構成にしたの士、当該接触部が最小になり、ホトリソグ
ラフィ等における合せ余裕が不安になるため、メモリ集
積回路の高密度化が実現でき、併せて工数の低減できる
等の特有の効果にエリ前述の課題を解決し得る。
スファＴｒの拡散層とトレンチ内に積層形成した蓄積電
極とが少なくともトレンチ側面の一部において接触する
構成にしたの士、当該接触部が最小になり、ホトリソグ
ラフィ等における合せ余裕が不安になるため、メモリ集
積回路の高密度化が実現でき、併せて工数の低減できる
等の特有の効果にエリ前述の課題を解決し得る。
第１図及び第２図は本発明に係る一実施例を示すもので
、第１図はＭＯＳ型ダイナミックメモリ集積回路の断面
図及び第２図は同製造工程断面図、第３図は従来のＭＯ
Ｓ型ダイナミックメモリ集積回路の断面図である。 １・・・Ｓｉ基板、２・・・表面層、３・・・フィール
ド酸化膜、４・・・トレンチ、４ａ・・・露出面、５・
・・酸化膜、６・・・蓄積′１極、７・・・高濃度拡散
層、８・・・ギヤ・臂シタ絶縁膜、９・・・キャＡシタ
上部電極、１０・・・充填材、１１・・・絶縁膜、１７
・・・層間絶縁膜、１８・・・メタル配線、１９・・・
表面保護膜、２１・・・拡散層。 ８：キャパシタ絶縁膜 ！：５１基板 ２：表面層 ３：フィールド酸化膜 ４ニドレンチ ４ａ：露出面 ５二酸化膜 ６：畜積電極 ７：高濃度拡散層 ８：キャパシタ絶縁膜 本発明製造フ 第 う法の工程断面図 ２図
、第１図はＭＯＳ型ダイナミックメモリ集積回路の断面
図及び第２図は同製造工程断面図、第３図は従来のＭＯ
Ｓ型ダイナミックメモリ集積回路の断面図である。 １・・・Ｓｉ基板、２・・・表面層、３・・・フィール
ド酸化膜、４・・・トレンチ、４ａ・・・露出面、５・
・・酸化膜、６・・・蓄積′１極、７・・・高濃度拡散
層、８・・・ギヤ・臂シタ絶縁膜、９・・・キャＡシタ
上部電極、１０・・・充填材、１１・・・絶縁膜、１７
・・・層間絶縁膜、１８・・・メタル配線、１９・・・
表面保護膜、２１・・・拡散層。 ８：キャパシタ絶縁膜 ！：５１基板 ２：表面層 ３：フィールド酸化膜 ４ニドレンチ ４ａ：露出面 ５二酸化膜 ６：畜積電極 ７：高濃度拡散層 ８：キャパシタ絶縁膜 本発明製造フ 第 う法の工程断面図 ２図
Claims (2)
- （１）基板に形成した拡散層を有するトランスファトラ
ンジスタと、 該トランスファトランジスタに近設したトレンチと、 該トレンチの側面に前記トランスファトランジスタの拡
散層との接触部を残して被着した絶縁膜と、 該絶縁膜を含む前記トレンチ表面上に被着され、前記拡
散層と接触する蓄積電極と、 該蓄積電極上に順次積層されたキャパシタ絶縁膜及びキ
ャパシタ上部電極とを具備したことを特徴とするＭＯＳ
型ダイナミックメモリ集積回路。 - （２）基板の非能動領域にフィールド酸化膜を形成し、
前記基板の能動領域内にあって、前記フィールド酸化膜
に側端部が重なるトレンチを形成する工程と、 該トレンチの表面及び前記基板上に、絶縁膜を被着形成
する工程と、 該絶縁膜の全面を所定厚迄異方性エッチングし、少なく
とも前記トレンチの能動領域側面上部を露出させる工程
と、 前記絶縁膜を含むトレンチ表面に、蓄積電極を被着形成
する工程と、 該蓄積電極上に、キャパシタ絶縁膜、キャパシタ上部電
極を順次形成する工程とを含むことを特徴とするＭＯＳ
型ダイナミックメモリ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001283A JPH01179450A (ja) | 1988-01-08 | 1988-01-08 | Ｍｏｓ型ダイナミックメモリ集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001283A JPH01179450A (ja) | 1988-01-08 | 1988-01-08 | Ｍｏｓ型ダイナミックメモリ集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179450A true JPH01179450A (ja) | 1989-07-17 |
Family
ID=11497126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001283A Pending JPH01179450A (ja) | 1988-01-08 | 1988-01-08 | Ｍｏｓ型ダイナミックメモリ集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2651368A1 (fr) * | 1989-08-23 | 1991-03-01 | Gold Star Electronics | Procede de fabrication de condensateurs a tranchee en pile pour memoire vive dynamique. |
| JP2010154382A (ja) * | 2008-12-26 | 2010-07-08 | Ge Medical Systems Global Technology Co Llc | 超音波プローブの圧電振動子、超音波プローブ、超音波診断装置及び超音波プローブにおける圧電振動子の製造方法 |
-
1988
- 1988-01-08 JP JP63001283A patent/JPH01179450A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2651368A1 (fr) * | 1989-08-23 | 1991-03-01 | Gold Star Electronics | Procede de fabrication de condensateurs a tranchee en pile pour memoire vive dynamique. |
| JP2010154382A (ja) * | 2008-12-26 | 2010-07-08 | Ge Medical Systems Global Technology Co Llc | 超音波プローブの圧電振動子、超音波プローブ、超音波診断装置及び超音波プローブにおける圧電振動子の製造方法 |
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