DE3127996C2 - - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung mit den Merkmalen des Oberbegriffes des Patentanspruches 1.

Ein derartiges Verfahren ist aus der DE-OS 29 06 249 bekannt. Im Zuge des schnellen Fortschritts auf dem Gebiet der mit hoher Packungs- bzw. Integrationsdichte ausgebildeten großintegrierten Schaltkreise (LSIs) werden neuerdings beispielsweise bei Halbleiterspeichern Speichereinheiten mit großer Speicherkapazität von 16 Kilobits oder 64 Kilobits eingesetzt. Während Großkapazitätsspeicher dieser Art unter Verwendung von Halbleitervorrichtungen hergestellt werden können, die aus Einkanal-MOS-Transistoren, etwa n-Kanal-MOS- Transistoren, bestehen, können 4 Kilobit- oder 16 Kilobit- Speicher auch durch komplementäre MOS- bzw. CMOS-Halbleitervorrichtungen gebildet werden, deren Integration mit hoher Dichte bisher als schwierig angesehen wurde. Derartige Großkapazitätsspeicher werden jedoch durch Verringerung der Größe der Halbleitervorrichtungen realisiert, die weitgehend von der Verbesserung des Kleinstmusterübertragungsverfahrens abhängt und sich durch Verbesserung des Aufbaus des Halbleiterelements selbst nicht erreichen läßt. Es bestehen dabei immer noch Einschränkungen bezüglich der Integration mit hoher (Packungs-)Dichte aufgrund des für z. B. CMOS-Halbleitervorrichtungen typischen gleichzeitigen Vorhandenseins von p- und n-Kanal-MOS-Transistoren. Die Gate-Elektroden von p- und n-Kanal-MOS-Transistoren beispielsweise einer CMOS- Halbleitervorrichtung werden mittels einer Aluminium-Verbindungsschicht miteinander verbunden, wodurch jedoch die Realisierung einer mehrlagigen Verbindung schwierig wird. Aus diesem Grund wurde bereits ein Verfahren vorgeschlagen, bei dem die Gate- Elektroden der p- und n-Kanal-MOS-Transistoren aus polykristallinen Schichten desselben Leitungstyps, z. B. des p-Typs, ausgebildet und diese Gate-Elektroden mittels einer polykristallinen Silizium-Verbindungsschicht vom p-Typ miteinander gekoppelt werden. Hierbei ist jedoch eine Aluminium-Verbindungsschicht für Source- und Drain-Zonen des n-Kanal-MOS-Transistors erforderlich, wodurch gegebenenfalls die Erzielung einer hohen Integrationsdichte beeinträchtigt wird.

Bei einer Halbleitervorrichtung mit einem isolierenden Substrat, etwa einer Halbleitervorrichtung z. B. des Silizium- auf-Saphir- bzw. SOS-Typs, die in jüngster Zeit das Interesse der Fachwelt auf sich gezogen hat, können andererseits in manchen Fällen p- und n-Typ-Siliziumschichten ausgebildet werden, die auf dem isolierenden Substrat miteinander in Kontakt stehen. Dabei tritt auch nicht der unerwünschte Sperreffekt bzw. die sog. Latch-up-Erscheinung auf, die ein Hindernis für die Verwendung eines Halbleitersubstrats darstellen würde, so daß (in diesem Fall) ein großintegrierter Schaltkreis (LSI) mit hoher Integrationsdichte bereitgestellt werden kann. Zum Erzielen einer hohen Integrationsdichte ist anstelle des Anschlusses einer Aluminium-Verbindungsschicht an die p- und n-Typ-Siliziumschichten beispielsweise eine p-Typ-Verbindungs- oder -Anschlußschicht nur mit der p-Typ-Siliziumschicht unmittelbar verbunden. In diesem Fall beeinflußt aber eine zwischen den p- und n-Typ-Siliziumschichten entstehende pn- Sperrschicht möglicherweise die elektrischen Eigenschaften der Halbleitervorrichtung.

Im folgenden ist zunächst anhand von Fig. 1 eine solche bekannte Halbleitervorrichtung beschrieben. Die Halbleitervorrichtung gemäß Fig. 1 weist auf einem isolierenden Substrat 14 ausgebildete p- und n-Typ-Siliziumschichten 10 bzw. 12, eine in elektrischem Kontakt mit der n-Typ-Siliziumschicht 12 aufgebrachte Anschluß- bzw. Verbindungsschicht 16 aus polykristallinem n-Typ-Silizium und eine über der Verbindungsschicht 16 unter Zwischenfügung einer Isolierschicht 20 ausgebildete Aluminium- Verbindungsschicht 18 auf. Bei dieser Halbleitervorrichtung können die Verbindungsschicht 16 und die p-Typ-Siliziumschicht 10 im wesentlichen elektrisch miteinander verbunden werden, indem die Verbindungsschicht 16 mit der n-Typ- Siliziumschicht 12 in elektrischen Kontakt gebracht wird, vorausgesetzt, daß keine Sperrvorspannung zwischen die p- und n-Typ-Siliziumschichten 10 bzw. 12 angelegt wird. An der pn- Sperrschicht zwischen n- und n-Typ-Siliziumschicht 10 bzw. 12 tritt jedoch ein Spannungsabfall auf, der einen (ungünstigen) Einfluß auf die elektrischen Eigenschaften der Halbleitervorrichtung ausübt.

Es ist bekannt, zur Lösung dieses Problems eine Schicht aus einem hochschmelzenden Metall oder Metallsilizid beispielsweise zwischen einer n-Typ-Verbindungsschicht und einer p-Typ-Siliziumzone vorzusehen, derart, daß die Verbindungsschicht und die Siliziumzone über die Schicht aus hochschmelzendem Metall oder Metallsilizid elektrisch miteinander verbunden bzw. aneinander angekoppelt sind.

Die DE-OS 29 06 249 zeigt ein Verfahren zur Herstellung einer Halbleiteranordnung mit komplementären MOS-Transistoren auf einem Saphirsubstrat, bei dem für die Verbindungsschicht zumindest teilweise Polysilizium verwendet wird und sich letztgenanntes Lösungsprinzip zunutze macht.

Die Kontaktierung zu jeweils einer Halbleiterzone jedes der MOS-Transistoren erfolgt dort durch eine Platinsilizidschicht. Dabei sind die Halbleiterbereiche der beiden MOS-Transistoren räumlich getrennt voneinander angeordnet und die als Verbindungsleitung dienende Polysiliziumschicht ist auf dem Saphirsubstrat aufgetragen. Die Bildung der Platinsilizidschicht erfolgt durch Aufsprühen von Platin, das mit dem Silizium des Halbleiterkörpers reagiert.

Aus "IEEE Journal of Solid-State Circuits", Vol. SC. 14, No. 2, April 1979, S. 291 ff. ist die Verwendung von Metallsiliziden als Verbindungsschichten in Zusammenhang mit der Abhebetechnik bekannt, während in der DE-AS 15 21 255 das Abhebeverfahren an sich beschrieben ist.

Weiterhin ist aus der DE-OS 29 30 630 bei MOS- und CMOS- Halbleiteranordnungen die Verwendung von Verbindungsleitungen und Gate-Elektroden aus polykristallinem Silizium bekannt. Diese werden bei den bekannten Halbleiteranordnungen vor der Ausbildung der Source- bzw. Drainzonen hergestellt.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, das Verfahren zur Herstellung einer gattungsgemäßen Halbleitervorrichtung dahingehend zu verbessern, daß eine höhere Integrationsdichte erzielt wird.

Das im Patentanspruch 1 aufgezeigte Verfahren stellt eine Lösung dieser Aufgabe dar.

Vorteilhafte Ausgestaltungen dieses Verfahrens sind Gegenstand von Unteransprüchen.

Im folgenden ist ein Ausführungsbeispiel des Verfahrens gemäß der Erfindung anhand der beigefügten Zeichnung näher erläutert. Es zeigt

Fig. 1 eine Teil-Schnittansicht einer bekannten Halbleitervorrichtung und

Fig. 2A bis 2F schematische Teil-Schnittansichten zur Verdeutlichung der Fertigungsschritte bei der Herstellung einer Halbleitervorrichtung nach dem erfindungsgemäßen Verfahren.

Die Fig. 2A bis 2F veranschaulichen das Verfahren zur Herstellung einer Halbleitervorrichtung mit Silizium-auf-Saphir- bzw. SOS-Aufbau.

Dabei wird gemäß Fig. 2A zunächst ein Saphirsubstrat 80 als isolierendes Substrat vorgesehen, und eine nach einem Aufwachsverfahren auf dem Saphirsubstrat 80 gezüchtete epitaxiale Siliziumschicht wird zur Bildung einer sog. Inselzone aus Silizium selektiv weggeätzt. Sodann wird eine dünne SiO₂-Schicht 82 mit einer Dicke von 100 nm p auf der Inselzone ausgebildet, worauf nach dem Ionenimplantationsverfahren Phosphor und Bor durch die SiO₂-Schicht 82 hindurch selektiv in die Silizium-Inselzone implantiert werden, um dabei p- und n-Typ- Siliziumschichten 84 und 86 auszubilden. Danach wird gemäß Fig. 2B auf dem Halbleitergebilde nach Fig. 2A eine Photolackschicht 88 ausgebildet, die dann in dem einer Kontaktzone entsprechenden Bereich abgetragen wird, um die Oberfläche einer pn-Sperrschichtzone zwischen den p- und n-Siliziumschichten 84 bzw. 86 freizulegen. Anschließend wird auf der freigelegten pn-Sperrschichtzone und der Photolackschicht 88 eine Molybdänsilizid- (MoSi₂-)Schicht 90 ausgebildet, wonach die Photolackschicht 88 zur Entfernung des auf ihr befindlichen Teils der MoSi₂-Schicht 90 abgetragen wird, so daß gemäß Fig. 2C nur der auf der pn-Sperrschichtzone befindliche Teil der MoSi₂-Schicht 90 zurückbleibt.

Als nächstes wird auf das nach den Verfahrensschritten gemäß Fig. 2C erhaltene Halbleitergebilde eine polykristalline Siliziumschicht einer Dicke von 300 nm p aufgetragen und mit Phosphor dotiert, um eine polykristalline n-Typ- Siliziumschicht 92 niedrigen Wiederstands herzustellen. Gemäß Fig. 2E wird danach diese n-Typ-Siliziumschicht 92 selektiv weggeätzt, um eine Verbindungsschicht 92-1 auf der MoSi₂-Schicht 90 sowie Gate-Elektrodenschichten 92-2 und 92-3 in zwei Gate-Zonen auszubilden; die SiO₂-Schicht 82 wird zur Ausbildung von Gate-Isolierschichten 82-1 und 82-2 selektiv weggeätzt. Weiterhin werden nach dem üblichen Silizium-Gate-Verfahren eine p⁺-Source-Elektrode 84-1 und eine Drain-Elektrode 84-2 eines p-Kanal-MOS-Transistors sowie eine n⁺-Source-Elektrode 86-1 und eine Drain-Elektrode 86-2 eines n-Kanal-MOS-Transistors geformt. Außerdem wird gemäß Fig. 2F auf dem Halbleitergebilde nach Fig. 2F eine SiO₂-Schicht 94 ausgebildet, in der bis an die Oberfächen der p⁺-Drain-Elektrode 84-2 und der n⁺-Source-Elektrode 86-1 heranreichende Kontaktlöcher vorgesehen werden, worauf durch diese Kontaktlöcher hindurch Aluminium-Elektroden 96-1 und 96-2, die in elektrischer Verbindung mit der p⁺- Drain-Elektrode 84-2 bzw. der n⁺-Source-Elektrode 86-1 stehen, ausgebildet werden.

Bei der Halbleitervorrichtung nach Fig. 2F sind die Gate- Elektroden der p- und n-Kanal-MOS-Transistoren aus den polykristallinen n-Typ-Siliziumschichten 92-2 bzw. 92-3 hergestellt, wobei die Source-Elektrode 84-1 des p-Kanal-MOS- Transistors und die Drain-Elektrode 86-2 des n-Kanal-MOS- Transistors mit der polykristallinen Silizium-Verbindungsschicht 92-1 über die p- und n-Typ-Zonen 84-3 bzw. 86-3 und die MoSi₂-Schicht 90 (elektrisch) verbunden sind, so daß die Aluminium-Verbindungsschichten für die Aluminium-Elektroden 96-1 und 96-2 auf der SiO₂-Schicht 94 und über der Verbindungsschicht 92-1 ausgebildet werden können.

Obgleich vorstehend nur ein Ausführungsbeispiel der Erfindung beschrieben ist, ist die Erfindung keineswegs hierauf beschränkt, da dem Fachmann selbstverständlich verschiedene Änderungen und Abwandlungen möglich sind, ohne daß vom Rahmen und Grundgedanken der Erfindung abgewichen wird.

Bei der Halbleitervorrichtung gemäß Fig. 2F ist beispielsweise die n⁺-Drain-Elektrode 86-2 mit der polykristallinen n- Typ-Silizium-Verbindungsschicht 92-1 über die n-Zone 86-3 und die MoSi₂-Schicht 90 verbunden. Wahlweise kann jedoch ein Teil der MoSi₂-Schicht 90 auf der n-Zone 86-3 abgetragen werden, so daß die Verbindungsschicht 92-1 unmittelbar mit der n-Zone 86-3 verbunden sein kann.

Obgleich bei dem beschriebenen Ausführungsbeispiel Molybdänsilizid (MoSi₂) als Metallsilizid verwendet wird, können für denselben Zweck auch Titansilizid (TiSi₂), Tantalsilizid (TaSi₂) oder Wolframsilizid (WSi₂) Verwendung finden. Diese Metallsilizide können mit Vorteil angewandt werden, weil sie durch die hohen Temperaturen bei der Hochtemperaturbehandlung oder eine Säurelösung bei einer chemischen Behandlung kaum beeinflußt werden. Weiterhin kann das Metallsilizid auch durch Aufbringen eines hochschmelzenden Metalls, wie Titan (Ti), Molybdän (Mo), Tantal (Ta) oder Wolfram (W), hergestellt werden.

Die bei dem beschriebenen Ausführungsbeispiel vorgesehene Verbindungsschicht aus polykristallinem n-Typ-Silizium kann (auch) durch eine Verbindungsschicht aus polykristallinem p-Typ-Silizium oder eine solche aus monokristallinem p- oder n-Typ-Silizium ersetzt werden.

Weiterhin kann das beim Ausführungsbeispiel nach den Fig. 2A bis 2F verwendete Saphirsubstrat durch ein (anderes) im wesentlichen isolierendes Substrat ersetzt werden.

Claims (3)

1. Verfahren zur Herstellung einer Halbleitervorrichtung mit einem p-Kanal-MOS- Transistor und einem n-Kanal-MOS-Transistor in einer auf einem isolierenden Substrat (80) aufgebrachten Siliziumschicht (84, 86), bei der für die elektrische Verbindung der Drain-Zone (84-2) eines der MOS-Transistoren mit der Source-Zone (86-1) des anderen MOS-Transistors eine Verbindungsschicht (92) aus dotiertem polykristallinen Silizium verwendet wird und bei der bei mindestens einer der genannten Zonen (84-2; 86-1) der elektrische Kontakt mit der Verbindungsschicht über eine Metallsilizidschicht (90) erfolgt, dadurch gekennzeichnet, daß die Siliziumschicht (84, 86) als eine mit einer dünnen SiO₂-Schicht (82) bedeckte Inselzone ausgebildet wird, daß danach in der Inselzone eine erste Zone (86) vom n-Leitfähigkeits-Typ, in der in einem späteren Verfahrensschritt die Source- (86-1) und die Drain-Zone (86-2) des n-Kanal-MOS- Transistors geformt werden und eine zweite Zone (84) vom p-Leitfähigkeits-Typ, in der in einem späteren Verfahrensschritt die Source- (84-1) und die Drain-Zone (84-2) des p-Kanal-MOS-Transistors geformt werden, derart ausgebildet werden, daß die erste und zweite Zone (86, 84) unter Bildung einer Sperrschichtzone miteinander in Berührung stehen, daß danach auf der freigelegten Oberfläche der Sperrschichtzone die Metallsilizidschicht (90) ausgebildet wird und daß anschließend auf die so geschaffene Anordnung eine Schicht aus polykristallinem Silizium aufgebracht und dotiert und zur Ausbildung der Verbindungsschicht (92-1) und von Gate-Elektroden (92-2; 92-3) geätzt wird und daß abschließend die Source- (84-1; 86-1) und Drain-Zonen (84-2; 86-2) der MOS-Transistoren mittels des Silizium-Gate-Verfahrens geformt werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Siliziumschicht (84, 86) auf einem Saphirsubstrat (80) aufgebracht wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Metallsilizidschicht (90) durch Abhebetechnik auf der freigelegten Oberfläche der Sperrschichtzone ausgebildet wird.