DE4126775C2 - Verbindungsstruktur eines Halbleiterbauelements und Verfahren zu ihrer Herstellung - Google Patents
Verbindungsstruktur eines Halbleiterbauelements und Verfahren zu ihrer HerstellungInfo
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Description
Die Erfindung betrifft
eine Verbindungs
struktur eines Halbleiterbauelements und ein Verfahren zu ih
rer Herstellung, das die Herstellung eines ohmschen Kontaktes
zwischen einer dünnen, unteren leitenden Schicht und einer obe
ren Metallisierung erlaubt.
Bei den Bestrebungen, Halbleiterbauelemente von der Höchstinte
gration zur Ultrahöchstintegration zu miniaturisieren, müssen
viele Probleme in bezug auf die Verbindungen gelöst werden. Sie
werden durch die geometrische Zunahme der Höhenstufen, die Mi
niaturisierung der Kontaktöffnungen und -löcher, Beschränkungen
der Beschichtung mit leitfähigem Material und schlechte An
schlüsse, die auf die Dünnheit des Bauelements zurückzuführen
sind, verursacht.
Fig. 1 zeigt einen Senkrechtschnitt eines herkömmlichen Halb
leiterbauelements mit einer Kontaktöffnung für die Verbindung
einer oberen und einer unteren leitenden Schicht. Das Halblei
terbauelement weist ein elektrisch isoliertes Substrat 1, auf
dessen Oberfläche eine dicke Isolationsschicht 2 gebildet ist,
eine erste leitende Schicht 3, die auf der Isolationsschicht 2
aufgetragen und strukturiert ist und beispielsweise eine Dicke
von etwa 300 bis 400 nm hat, eine dicke Isolationsschicht 4,
die auf der Isolationsschicht 2 und auf der ersten leitenden
Schicht 3 gebildet ist, eine Kontaktöffnung 5 zum teilweisen
Freilegen der ersten leitenden Schicht 3 und zum Verbinden ei
ner Metallisierungsschicht 6 und der ersten leitenden Schicht
3 und die Metallisierungsschicht 6 auf, die auf der teilweise
freigelegten ersten leitenden Schicht 3 und auf der Isolations
schicht 4 gebildet ist.
Die Kontaktöffnung 5 zum Verbinden der ersten leitenden Schicht
3 und der Metallisierungsschicht 6 spielt die Rolle, daß sie
zu der Metallisierungsschicht Information von der ersten lei
tenden Schicht überträgt und umgekehrt. Die Zuverlässigkeit der
Informationsübertragung hängt nicht nur von den Eigenschaften
der leitenden Schicht selbst, sondern auch von dem Kontakt zwi
schen den leitenden Schichten ab.
Die in Fig. 1 gezeigte Kontaktöffnung 5 wird durch anisotropes
Ätzen gebildet, beispielsweise durch reaktives Ionenätzen, das
die Bildung einer integrierten Schaltung hoher Packungsdichte
vereinfacht.
Die Miniaturisierung einer integrierten Schaltung durch hohe
Packungsdichte der Bauelemente macht es notwendig, nicht nur
die Gesamtgröße des Bauelements, sondern auch selektiv seine
Breite und/oder Dicke zu verkleinern. Beispielsweise wird
bei einem statischen Direktzugriffsspeicher eine Polysilizium
schicht teilweise dünner gemacht, um in jeder Speicherzelle ei
ne Einheit mit hohem Widerstand zu bilden, oder es wird anstel
le der dünn gemachten Polysiliziumschicht mit hohem Widerstand
ein dünner PMOS-Transistor (statischer Dünnschichttransistor-Direkt
zugriffsspeicher) eingeführt.
Die EP-A-0 315 980 und die US Patentschriften Nr. 4 754 318 und
4 961 104 zeigen Modifikationen der in Fig. 1 gezeigten
Verbindungsstruktur mit Kontaktöffnung für die Verbindung einer
oberen und einer unteren leitenden Schicht. Im Unterschied zu
der in Fig. 1 gezeigten Verbindungsstruktur ist in der US-A-
4 754 318 an der Kontaktstelle der oberen leitenden Schicht mit
der unteren leitenden Schicht ein Kontaktkörper mit einem
weiteren Kontaktelement ausgebildet. Die EP-A-0 315 980 stellt
eine Weiterentwicklung der aus der US-A-4 754 318 beschriebenen
Verbindungsstruktur mit ähnlichem Prinzip dar. Die US-A-
4 961 104 weist zwei Kontaktöffnungen über der unteren
leitenden Schicht auf, wobei die obere leitende Schicht durch
die zweite Kontaktöffnung über eine Hochwiderstandsschicht, die
über der ersten, im Vergleich zur ersten Kontaktöffnung
breiteren Kontaktöffnung ausgebildet ist, mit der unteren
leitenden Schicht verbunden ist.
Fig. 2 ist ein Senkrechtschnitt eines Halbleiterbauelements mit
einer allgemeinen Verbindungsstruktur, die eine dünne leitende
Schicht hat, und stellt denselben Prozeß wie Fig. 1 dar, wobei
jedoch die Dicke der ersten leitenden Schicht in Fig. 2 auf et
wa 50 nm vermindert ist, während sie in Fig. 1 etwa 300 bis 400 nm
beträgt.
Folglich wird auf einem Substrat 1, auf dem eine dünne leitende
Schicht 7 auf einer Isolationsschicht 2 gebildet worden ist,
eine Isolationsschicht 4 bereitgestellt. Danach wird durch an
isotropes Ätzen, z. B. durch ein reaktives Ionenätzverfahren,
eine Kontaktöffnung 5 gebildet, so daß ein Teil der dünnen lei
tenden Schicht 7 freigelegt wird. Dann wird auf der Oberfläche
der Isolationsschicht 4 und auf dem freigelegten Teil der dün
nen leitenden Schicht 7 leitfähiges Material aufgetragen und
strukturiert, wodurch die allgemeine Verbindungsstruktur, die
die dünne leitende Schicht 7, die Kontaktöffnung 5 und die Me
tallisierungsschicht 6 enthält, fertiggestellt wird.
Wenn die Kontaktöffnung 5 durch anisotropes Ätzen, z. B. durch
reaktives Ionenätzen, gebildet wird, ist die Ätzselektivität
der zu behandelnden Isolationsschicht 4 im Vergleich zum Ätzen
der dünnen leitenden Schicht 7, z. B. einer mit Fremdatomen do
tierten Polysiliziumschicht, nicht sehr hoch (und liegt im all
gemeinen unter 10). Wenn die erste leitende Schicht 7 mit einer
sehr geringen Dicke, d. h., mit einer Dicke von etwa 50 nm, wie
es vorstehend erwähnt wurde, gebildet wird, werden infolgedes
sen durch das vorstehend erwähnte Ätzverfahren in dem Fall, daß
ein Teil der Isolationsschicht anderthalbmal so lange wie üb
lich geätzt wird, was ein zulässiger Fehler oder eine zulässige
Behandlungstoleranz ist, oder daß die Schicht mit einer viel
niedrigeren Ätzselektivität geätzt wird, die Isolationsschicht
4 zusammen mit der dünnen leitenden Schicht 7 und sogar ein
Teil der Isolationsschicht 2 geätzt, wodurch das Halbleitersub
strat 1 teilweise freigelegt wird. Wenn die Metallisierungs
schicht 6 unter diesen Bedingungen gebildet wird, wird die Me
tallisierungsschicht direkt mit dem freigelegten Teil des Sub
strats 1 verbunden, wodurch eine schlechte Verbindung hervorge
rufen wird.
Ferner werden selbst in dem Fall, daß die Isolationsschicht 2
intakt gelassen wird, die gesamte freigelegte Oberfläche der
dünnen leitenden Schicht und die Metallisierungsschicht, die zu
verbinden sind, nur an den freigelegten Rändern der dünnen lei
tenden Schicht 7, von der ein Teil durch das Ätzverfahren ent
fernt worden ist, verbunden, wodurch die Kontaktfläche wesent
lich vermindert und der ohmsche Kontakt verschlechtert wird.
Fig. 3 ist ein Senkrechtschnitt einer herkömmlichen Verbin
dungsstruktur, der ein Verfahren vorstellt, bei dem die dünne
leitende Schicht und die Metallisierungsschicht über ein zwi
schengeschaltetes leitfähiges Material wie z. B. Metall, Silizid
oder eine dicke Polysiliziumschicht indirekt verbunden werden.
Das herkömmliche Halbleiterbauelement weist ein Halbleitersub
strat 1, das durch eine darauf gebildete dicke Isolations
schicht 2 elektrisch isoliert ist, eine auf der Isolations
schicht 2 strukturierte dritte leitende Schicht 8, eine dünne
leitende Schicht 7, die durch eine erste zwischengeschaltete
Isolationsschicht 9 von der dritten leitenden Schicht 8 iso
liert und durch eine erste Kontaktöffnung 100 mit der dritten
leitenden Schicht 8 verbunden ist, und eine Metallisierung 6
auf, die durch die erste zwischengeschaltete Isolationsschicht
9 und eine zweite zwischengeschaltete Isolationsschicht 10 von
der dritten leitenden Schicht 8 isoliert ist, von der dünnen
leitenden Schicht 7 nur durch die zweite zwischengeschaltete
Isolationsschicht 10 isoliert ist und durch eine zweite Kon
taktöffnung 200 mit der dritten leitenden Schicht 8 verbunden
ist.
Da erstens die dünne leitende Schicht 7 durch die erste Kon
taktöffnung 100 mit der dritten leitenden Schicht 8 verbunden
ist und andererseits die dritte leitende Schicht 8 durch die
zweite Kontaktöffnung 200 mit der Metallisierung 6 verbunden
ist, wird gemäß dem herkömmlichen Verfahren Information, die
der dünnen leitenden Schicht 7 zugeführt wird, durch die drit
te leitende Schicht 8 zu der Metallisierung 6 übertragen und
umgekehrt.
Dadurch werden schlechte ohmsche Kontakte, die auf eine Vermin
derung der Verbindungs- bzw. Kontaktfläche zurückzuführen sind,
verhindert, weil die dünne leitende Schicht mit der Metallisie
rung verbunden wird, ohne daß die Kontaktöffnung, durch die die
Metallisierung angeschlossen wird, direkt auf der dünnen lei
tenden Schicht gebildet wird. Eine Metall-, Silizid- oder
Polysiliziumschicht, die als dritte leitende Schicht verwendet
wird, weist jedoch noch ein Problem auf.
Wenn Metall oder Silizid verwendet wird, wird die Art des Kon
taktes für die Verbindung der dünnen leitenden Schicht und der
dritten leitenden Schicht durch die Art des mit Fremdatomen do
tierten Polysiliziums, das als dünne leitende Schicht verwendet
wird, festgelegt, und für n-Fremdatome ist ein ohmscher Kontakt
erzielbar. p-Fremdatome erzeugen dieselbe Wirkung wie ein
pn-Übergang zwischen der dünnen leitenden Schicht und der dritten
leitenden Schicht, wodurch ein gleichrichtender Kontakt verur
sacht wird, der einen schlechten Kontakt herbeiführt.
Ferner wird im Fall der Verwendung von dickem Polysilizium als
dritte leitende Schicht die Art der Fremdatome, mit denen die
dicke Polysiliziumschicht dotiert wird, entsprechend der Fremd
atomart des mit Fremdatomen dotierten Polysiliziums, das als
dünne leitende Schicht verwendet wird, festgelegt. Für einen
ohmschen Kontakt mit hoher Zuverlässigkeit ist es erwünscht,
daß die zwei Fremdatomarten dieselben sind.
Die Verbindungsstruktur des gebräuchlichen Halbleiterbauelemen
tes verhindert, daß die dünne leitende Schicht durch übermäßi
ges Ätzen entfernt wird, verursacht jedoch wegen der Übertra
gung von Information durch eine dritte leitende Schicht einen
schlechten Kontakt, der auf Unterschiede zwischen den Eigen
schaften der dritten leitenden Schicht und des angrenzenden Ma
terials zurückzuführen ist.
Durch die Erfindung soll ferner eine Verbindungsstruktur eines
Halbleiterbauelements bereitgestellt werden, die einen zufrie
denstellenden ohmschen Kontakt zwischen einer dünnen leitenden
Schicht und einer Metallisierung liefert.
Des weiteren soll durch die Erfindung ein Verfahren zur Her
stellung der vorstehend beschriebenen Verbindungsstruktur be
reitgestellt werden.
Die Aufgabe der Erfindung wird durch eine Verbindungsstruktur
eines Halbleiterbauelements für die elektrische Verbindung zwischen ei
ner dünnen leitenden Schicht und einer Metallisierung gelöst,
wobei die Verbindungsstruktur ein Halbleitersubstrat, eine auf
dem Substrat aufgebrachte Isolationsschicht, eine dicke leiten
de Schicht, die auf einem bestimmten Bereich der Isolations
schicht gebildet ist, eine erste zwischengeschaltete Isola
tionsschicht, die die dicke leitende Schicht bedeckt, eine er
ste Kontaktöffnung, die innerhalb der ersten zwischengeschalte
ten Isolationsschicht auf der dicken leitenden Schicht gebildet
ist, eine dünne leitende Schicht, die aus einer in der ersten
Kontaktöffnung gebildeten Teil in Form von vertikalen Wänden und einer auf der
ersten zwischengeschalteten Isolationsschicht gebildeten hori
zontalen Struktur besteht, eine zweite zwischengeschaltete Iso
lationsschicht, die die dünne leitende Schicht bedeckt, eine
zweite Kontaktöffnung, die innerhalb der ersten und der zweiten
zwischengeschalteten Isolationsschicht gebildet ist und die er
ste Kontaktöffnung kreuzt, und eine Metallisierung, die die
zweite Kontaktöffnung ausfüllt und auf der zweiten zwischenge
schalteten Isolationsschicht gebildet ist, aufweist, wodurch
die Kontaktfläche zwischen der Metallisierung und den dünnen
leitenden Schichten vergrößert ist.
Ein Verfahren zur Herstellung der Erfindung
umfaßt die folgenden Schritte: Bildung einer dicken leiten
den Schicht direkt unter dem Bereich, wo eine Kontaktöffnung
für die Verbindung der dünnen leitenden Schicht und der Metal
lisierung gebildet werden wird; Bildung einer ersten zwischen
geschalteten Isolationsschicht auf der gesamten Oberfläche der
dicken leitenden Schicht; Bildung einer ersten Kontaktöffnung
auf der ersten zwischengeschalteten Isolationsschicht; Bildung
der dünnen leitenden Schicht auf der ersten zwischengeschalte
ten Isolationsschicht und an den Wänden der ersten Kontaktöffnung;
Strukturieren der dünnen leitenden Schicht; Bildung
einer zweiten zwischengeschalteten Isolationsschicht auf der
gesamten Oberfläche der strukturierten dünnen leitenden Schicht;
Bildung einer zweiten Kontaktöffnung, die die erste Kontaktöff
nung kreuzt, in der zweiten und der ersten zwischengeschalteten
Isolationsschicht; Auftragen von leitfähigem Material auf die
zweite zwischengeschaltete Isolationsschicht und in der zweiten
Kontaktöffnung; und Bildung einer Metalli
sierung durch Strukturieren des leitfähigen Materials.
Eine bevorzugte Ausführungsform der Erfindung wird nachstehend
unter Bezugnahme auf die beigefügte Zeichnung näher erläutert.
Fig. 1 ist ein Senkrechtschnitt eines Halbleiterbauelementes
mit einer allgemeinen Verbindungsstruktur.
Fig. 2 ist ein Senkrechtschnitt eines Halbleiterbauelements,
das eine allgemeine Verbindungsstruktur mit dünnen unteren lei
tenden Schichten hat.
Fig. 3 ist ein Senkrechtschnitt eines herkömmlichen Halbleiter
bauelements, bei dem die allgemeine Verbindungsstruktur verbes
sert ist.
Fig. 4 ist eine Draufsicht, die eine erfindungsgemäße Verbin
dungsstruktur und das Verfahren zu ihrer Herstellung veran
schaulicht.
Fig. 5 ist eine teilweise als Schnittmodell gezeigte perspekti
vische Zeichnung der erfindungsgemäßen Verbindungsstruktur ei
nes Halbleiterbauelementes, bei der das Halbleiterbauelement
entlang der Linie A-A′ von Fig. 4 durchgeschnitten ist.
Fig. 6A bis 6D sind Senkrechtschnitte, die ein erfindungsgemä
ßes Verfahren zur Herstellung einer Verbindungsstruktur eines
Halbleiterbauelements veranschaulichen.
Fig. 7 ist ein Senkrechtschnitt, der eine Ausführungsform des
erfindungsgemäßen Verfahrens zur Herstellung einer Verbindungs
struktur zeigt.
Fig. 4 ist eine Draufsicht, die eine erfindungsgemäße Verbin
dungsstruktur und das Verfahren zu ihrer Herstellung veran
schaulicht.
Ein in Fig. 4 gezeigter quadratischer Bereich mit eingezeich
neten, in größeren Abständen angeordneten schrägen Linien ist
eine Maskenstruktur P2 für die Bildung einer dicken leitenden
Schicht; ein in der Maskenstruktur P2 gebildeter rechteckiger
Bereich, dessen lange Seiten in senkrechter Richtung verlaufen,
ist eine Maskenstruktur C1 für die Bildung einer ersten Kon
taktöffnung zur Verbindung der dicken und einer dünnen leiten
den Schicht; ein Bereich mit eingezeichneten, in kleineren Ab
ständen angeordneten schrägen Linien, der in waagerechter Rich
tung lang ist, ist eine Maskenstruktur P1 für die Bildung der
dünnen leitenden Schicht; ein rechteckiger Bereich, der die Ma
skenstruktur C1 kreuzt und dessen lange Seiten in waagerech
ter Richtung verlaufen, ist eine Maskenstruktur C2 für die Bil
dung einer zweiten Kontaktöffnung zur Verbindung der dünnen
leitenden Schicht und einer Metallisierung, und ein Bereich, in
den keine Linien eingezeichnet sind und der in waagerechter
Richtung lang ist, ist eine Maskenstruktur P3 für die Bildung
der Metallisierung.
Fig. 5 ist eine perspektivische Zeichnung der erfindungsgemäßen
Verbindungsstruktur eines Halbleiterbauelementes, bei der das
Halbleiterbauelement entlang der Linie A-A′ von Fig. 4 durchge
schnitten ist.
Die in Fig. 5 gezeigte erfindungsgemäße Verbindungsstruktur ei
nes Halbleiterbauelements weist ein Halbleitersubstrat 10, das
durch eine darauf gebildete dicke Isolationsschicht 20 elek
trisch isoliert ist, eine dicke leitende Schicht 50, die auf
der Isolationsschicht 20 strukturiert ist, eine erste zwischen
geschaltete Isolationsschicht 40, die auf der gesamten dicken
Isolationsschicht gebildet und auf der dicken leitenden Schicht
teilweise entfernt ist, eine dünne leitende Schicht 30, die ei
nen Teil 30a enthält, der in Form einer vertikalen Wand in dem
Hohlraum, wo die erste zwischengeschaltete Isolationsschicht 40
teilweise entfernt ist, gebildet ist, und auf dem verbleibenden
Teil der ersten zwischengeschalteten Isolationsschicht struk
turiert ist, und eine zweite zwischengeschaltete Isolations
schicht 42 auf, die auf der strukturierten dünnen leitenden
Schicht 30 und auf der übrigen ersten zwischengeschalteten Iso
lationsschicht gebildet ist, wobei die dünne leitende Schicht
30a in Form einer vertikalen Wand eine größere Verbindungs- bzw.
Kontaktfläche und dadurch einen zuverlässigen ohmschen Kontakt
ermöglicht.
Eine nähere Beschreibung des erfindungsgemäßen Verfahrens zur
Herstellung einer Verbindungsstruktur eines Halbleiterbauele
ments folgt unter Bezugnahme auf Fig. 6A bis 6D.
Fig. 6A erläutert das Verfahren der Bildung einer ersten Kon
taktöffnung 100 auf der ersten zwischengeschalteten Isolations
schicht 40. Wie in Fig. 6A gezeigt ist, wird das Halbleitersub
strat 10 elektrisch isoliert, indem auf der gesamten Oberfläche
des Substrats 10 eine dicke Isolationsschicht 20 gebildet wird,
und auf die Isolationsschicht wird eine dicke leitende Schicht
aus einem Material wie z. B. Polysilizium aufgetragen. Die Poly
siliziumschicht kann durch ein besonderes Verfahren für die
Bildung der Verbindungsstruktur gebildet werden, jedoch wird
diese Schicht in vielen Fällen durch einen verlängerten Teil
irgendeiner dicken Polysiliziumschicht gebildet, die während
der Bildung des Halbleiterbauelements hergestellt wird.
Beispielsweise erfordert bei einem statischen Voll-CMOS-Direkt
zugriffsspeicher eine normale Schaltkreisstruktur, bei der ein
MOS-Transistor verwendet wird, viele Gateelektroden, die ober
halb und unterhalb einer zwischengeschalteten Isolationsschicht
gebildet sind, so daß die dicke Polysiliziumschicht leicht be
reitgestellt werden kann. In beiden Fällen, d. h., in dem Fall,
daß die dicke leitende Schicht ein verlängerter Teil der umge
benden Schaltung ist, und in dem Fall, daß sie durch ein zu
sätzliches Verfahren gebildet wird, kommt es nicht auf die Art
der Fremdatome an, mit denen das Polysilizium dotiert ist, weil
die dicke leitende Schicht anders als bei der bekannten Verbin
dungsstruktur nicht als Informationsübertragungsmittel wirkt.
Ferner erfolgt keine Dotierung mit Fremdatomen, wenn die Poly
siliziumschicht durch ein zusätzliches Verfahren gebildet wird.
Die Polysiliziumschicht wird dann unter Anwendung der Masken
struktur P2 strukturiert, um eine dicke leitende Schicht 50 zu
bilden, und auf die gesamte dicke leitende Schicht und die Iso
lationsschicht wird ein dickes Isolatormaterial aufgetragen, um
eine erste zwischengeschaltete Isolationsschicht 40 zu bilden.
Unter Anwendung der Maskenstruktur C1 wird in der ersten zwi
schengeschalteten Isolationsschicht 40 durch anisotropes Ätzen,
z. B. durch reaktives Ionenätzen, eine erste Kontaktöffnung 100
gebildet. Zu dieser Zeit wirkt bei dem Ätzverfahren die dicke
leitende Schicht 50 als eine das Ätzen anhaltende Schicht.
Fig. 6B erläutert das Verfahren der Bildung einer dünnen lei
tenden Schicht 30 und einer zweiten zwischengeschalteten Isola
tionsschicht 42. Wie in Fig. 6B gezeigt ist, wird eine dünne
leitende Schicht wie z. B. mit Fremdatomen dotiertes Polysili
zium in einer Dicke von etwa 50 nm auf die gesamte Oberfläche
der ersten zwischengeschalteten Isolationsschicht 40, in der
die erste Kontaktöffnung 100 gebildet worden ist, aufgetragen
und unter Anwendung der Maskenstruktur P1 strukturiert, um die
dünne leitende Schicht 30 zu bilden.
Dann wird die zweite zwischengeschaltete Isolationsschicht 42
fertiggestellt, indem Isolatormaterial aufgetragen und seine
Oberfläche geebnet wird. Als Isolatormaterial ist irgendein Ma
terial zulässig, das Isolatorwirkung zeigt, jedoch wird ange
merkt, daß es dieselbe oder eine ähnliche Ätzselektivität wie
das Isolatormaterial der ersten zwischengeschalteten Isolati
onsschicht 40 haben muß.
Fig. 6C erläutert das Verfahren der Bildung einer zweiten Kon
taktöffnung 200. Wie in Fig. 6C gezeigt ist, wird auf die
gesamte Oberfläche der zweiten zwischengeschalteten Isolations
schicht 42 eine photoempfindliche Schicht aufgetragen und unter
Anwendung der Maskenstruktur C2 strukturiert, um eine photoemp
findliche Schichtstruktur 70 zu bilden. Dann wird auf der zwei
ten zwischengeschalteten Isolationsschicht 42 eine zweite Kon
taktöffnung 200 gebildet, indem das Substrat, auf dem die pho
toempfindliche Schichtstruktur 70 gebildet worden ist, einem
Gas für anisotropes Ätzen ausgesetzt wird. Das Verfahren zum
anisotropen Ätzen ist dasselbe wie das Verfahren zur Bildung
der ersten Kontaktöffnung. Die zweite Kontaktöffnung 200, die
mittels der Maskenstruktur C2 gebildet worden ist, kreuzt die
erste Kontaktöffnung 100, die mittels der Maskenstruktur C1 ge
bildet worden ist.
Es folgen nähere Einzelheiten über experimentelle Tatsachen,
die während des Verfahrens zum anisotropen Ätzen für die Bil
dung der zweiten Kontaktöffnung festgestellt werden. Das Mate
rial, das durch das Ätzverfahren zu entfernen ist, sollte auf
die zweite zwischengeschaltete Isolationsschicht 42 beschränkt
sein. Wenn die dünne leitende Schicht jedoch sehr dünn ist, das
heißt, eine Dicke von etwa 50 nm hat, wie es vorstehend näher
beschrieben worden ist, wird in dem Fall, daß ein Teil der
zweiten zwischengeschalteten Isolationsschicht 42 anderthalbmal
so lange wie bei der normalen Ätzdauer geätzt wird, was ein zu
lässiger Fehler oder eine zulässige Behandlungstoleranz ist,
oder daß die Ätzselektivität der zweiten zwischengeschalteten
Isolationsschicht im Vergleich zum Ätzen der dünnen leitenden
Schicht abnimmt, nicht nur die zwischengeschaltete zweite Iso
lationsschicht 42, sondern die zwischengeschaltete zweite Iso
lationsschicht 42 zusammen mit der dünnen leitenden Schicht 30
geätzt, und gleichzeitig wird auch ein Teil der ersten zwi
schengeschalteten Isolationsschicht 40 geätzt, so daß die dicke
leitende Schicht 50 teilweise freigelegt wird. Die dicke
leitende Schicht 50 wirkt als eine das Ätzverfahren anhalten
de Schicht, und ein, Teil der dünnen leitenden Schicht, der an
der inneren Seitenwand der ersten Kontaktöffnung gebildet ist,
bleibt ungeätzt, weil wegen des anisotrop erfolgenden Ätzvor
gangs zwar der horizontal angeordnete Teil der dünnen leitenden
Schicht, der sehr dünn ist, weggeätzt wird, jedoch der vertikal
angeordnete Teil der dünnen leitenden Schicht an der inneren
Seitenwand der ersten Kontaktöffnung, der in der Richtung des
anisotropen Ätzens nicht dünn ist, nicht weggeätzt wird, so daß
ein Teil der dünnen leitenden Schicht in Form von vertikalen
Wänden zurückbleibt.
Die dünne leitende Schicht 30a in Form einer vertikalen Wand
liefert eine Verbindungs- bzw. Kontaktfläche, die den beiden
Seiten und der Oberseite von jedem der Metallkontakte gleich
ist, wodurch ein zuverlässiger ohmscher Kontakt ermöglicht wird.
Fig. 6D erläutert das Verfahren der Bildung einer Metallisie
rung 60. Auf die gesamte Oberfläche des Substrats, das derart
aufgebaut ist, daß sich die erste Kontaktöffnung und die zweite
Kontaktöffnung kreuzen, wird ein leitfähiges Material aufgetra
gen und unter Anwendung der Maskenstruktur P3 strukturiert, wo
durch die Metallisierung 60 fertiggestellt wird.
Folglich wird die Verbindungsstruktur eines Halbleiterbauele
ments in der Weise hergestellt, daß sich die erste Kontaktöff
nung und die zweite Kontaktöffnung kreuzen, daß die dicke lei
tende Schicht unter der gekreuzten Kontaktöffnungsstruktur ge
bildet wird und daß die dicke leitende Schicht 50, die dünne
leitende Schicht 30 und die Metallisierung 60 durch die ge
kreuzte Struktur miteinander in Kontakt sind.
Fig. 7 ist ein Senkrechtschnitt eines Halbleiterbauelements,
bei dem die erfindungsgemäße Verbindungsstruktur verwendet wird.
Bei einem statischen Direktzugriffsspeicher wird als Lastele
ment jeder Speicherzelle ein mit Polysilizium gebildetes Bau
element mit hohem Widerstand verwendet. Ein Widerstandsbauele
ment mit 10 TΩ für die Herstellung eines zuverlässigen stati
schen Megabit-Direktzugriffsspeichers, wobei der Ruhestrom bei
einem bestimmten in µA gemessenen Pegel gehalten wird, weist
jedoch bei der Fertigung im Hinblick auf die Aktivierungsener
gie des Polysilizium-Widerstandsbauelements und den Niederspan
nungsbetrieb des Bauelements viele Schwierigkeiten auf, weshalb
ein Verfahren zur Anwendung eines dünnen Polysilizium-PMOS als
Lastelement vorgeschlagen worden ist.
Der statische PMOS-Dünnschichttransistor-Direktzugriffsspeicher
ist eine neue statische RAM-Zelle, die derart hergestellt wird,
daß auf einem Halbleitersubstrat ein NMOS-Bauelement, das aus
der statischen RAM-Zelle besteht, gebildet, darauf eine Isola
tionsschicht aufgetragen und auf der Isolationsschicht ein aus
einem dünnen Polysilizium hergestellter PMOS-Transistor gebil
det wird.
Bei dem neuen statischen RAM wird der PMOS-Transistor als Last
element verwendet, und seine elektrischen Eigenschaften variie
ren in Abhängigkeit von der Dicke des Polysiliziums, aus dem
der PMOS gebildet ist. Aus vielen Mitteilungen geht hervor, daß
die elektrischen Eigenschaften des Polysiliziums um so besser
werden, je dünner es ist.
Das in Fig. 7 gezeigte Halbleiterbauelement enthält eine Isola
tionsschicht 20, die zur elektrischen Isolierung auf einem Sub
strat 15 gebildet ist, auf dem ein NMOS-Transistor gebildet
ist, und auf der Isolationsschicht sind ein Dünnschichttransis
tor und eine Metallisierung 600 gebildet. Der Dünnschichttran
sistor besteht aus einer Gateelektrode 52, einem Kanalbereich
300b und einem p-Fremdatom-Diffusionsbereich 300. Eine Seite
des p-Fremdatom-Diffusionsbereichs 300 ist mit der Metallisie
rung 600 verbunden, und unter dem Bereich für die Verbindung
des p-Fremdatom-Diffusionsbereichs 300 mit der Metallisierung
600 ist eine dicke Polysiliziumschicht 54 gebildet, die sich zu
einer anderen Gateelektrode erstreckt. Die erfindungsgemäße Ver
bindungsstruktur wird angewandt, um den Fremdatom-Diffusionsbe
reich 300 mit der Metallisierung 600 zu verbinden.
Die erfindungsgemäße Verbindungsstruktur und das erfindungsge
mäße Verfahren zur Herstellung der Verbindungsstruktur können
folglich auf irgendein Halbleiterbauelement angewandt werden,
bei dem eine dicke leitende Schicht unter einer dünnen leiten
den Schicht gebildet wird und die zwei leitenden Schichten mit
einander verbunden werden, wodurch ein zuverlässiger ohmscher
Kontakt ermöglicht wird, obwohl die dünne leitende Schicht und
die Metallisierung direkt verbunden werden.
Claims (8)
1. Verbindungsstruktur eines Halbleiterbauelements für die
elektrische Verbindung zwischen einer dünnen leitenden Schicht (30) und
einer Metallisierung (60) mit einem Halbleitersubstrat (10),
einer auf dem Substrat aufgebrachte Isolationsschicht (20),
einer dicken leitenden Schicht (50), die auf einem bestimmten
Bereich der Isolationsschicht (20) gebildet ist, einer ersten
zwischengeschalteten Isolationsschicht (40), die die dicke
leitende Schicht (50) bedeckt, eine erste Kontaktöffnung
(100), die innerhalb der ersten zwischengeschalteten Isola
tionsschicht (40) auf der dicken leitenden Schicht (50) gebil
det ist, einer dünnen leitende Schicht (30), die aus einem in
der ersten Kontaktöffnung gebildeten Teil (30a) in Form von
vertikalen Wänden und einer auf der ersten zwischengeschalte
ten Isolationsschicht (40) gebildeten horizontalen Struktur
(30) besteht, einer zweiten zwischengeschalteten Isolations
schicht (42), die die dünne leitende Schicht (30) bedeckt,
einer zweiten Kontaktöffnung (200), die innerhalb der ersten
und der zweiten zwischengeschalteten Isolationsschicht (40,
42) gebildet ist und die erste Kontaktöffnung (100) kreuzt,
und einer Metallisierung (60), die die zweite Kontaktöffnung
(200) ausfüllt und auf der zweiten zwischengeschalteten
Isolationsschicht (42) gebildet ist, wodurch die Kontaktfläche
zwischen der Metallisierung (60) und der dünnen leitenden
Schicht (30) vergrößert ist.
2. Verbindungsstruktur eines Halbleiterbauelements nach
Anspruch 1, bei der die dicke leitende
Schicht (50) größer als der Kreuzungsbereich der ersten Kon
taktöffnung (100) und der zweiten Kontaktöffnung (200) ist.
3. Verbindungsstruktur eines Halbleiterbauelements nach
Anspruch 1, bei der die dicke leitende
Schicht (50) aus Polysilizium besteht.
4. Verbindungsstruktur eines Halbleiterbauelements nach
Anspruch 1, bei der die dünne leitende
Schicht (30) aus mit Fremdatomen dotiertem Polysilizium besteht.
5. Verbindungsstruktur eines Halbleiterbauelements nach
Anspruch 1, bei der die erste zwischen
geschaltete Isolationsschicht (40) und die zweite zwischenge
schaltete Isolationsschicht (42) aus Isolatormaterialien beste
hen, die dieselben oder ähnliche Ätzselektivitäten haben.
6. Verfahren zur Herstellung einer Verbindungsstruktur
eines Halbleiterbauelements für die elektrische Verbindung
zwischen einer dünnen leitenden Schicht (30) und einer Metallisierung
(60) mit den folgenden Schritten:
Bildung einer dicken leitenden Schicht (50) direkt unter dem Bereich, wo eine Kontaktöffnung für die Verbindung der dünnen leitenden Schicht (30) mit der Metallisierung (60) gebildet wird;
Bildung einer ersten zwischengeschalteten Isolationsschicht (40) auf der gesamten Oberfläche der dicken leitenden Schicht (50);
Bildung einer ersten Kontaktöffnung (100) auf der ersten zwi schengeschalteten Isolationsschicht (40);
Bildung der dünnen leitenden Schicht (30) auf der ersten zwi schengeschalteten Isolationsschicht (40) und an den Wäden der ersten Kontaktöffnung (100);
Strukturieren der dünnen leitenden Schicht (30);
Bildung einer zweiten zwischengeschalteten Isolationsschicht (42) auf der gesamten Oberfläche der strukturierten dünnen leitenden Schicht (30);
Bildung einer zweiten Kontaktöffnung (200), die die erste Kon taktöffnung (100) kreuzt, in der zweiten und der ersten zwi schengeschalteten Isolationsschicht (42, 40);
Auftragen von leitfähigem Material auf die zweite zwischenge schaltete Isolationsschicht (42) und in der zweiten Kontakt öffnung (200); und
Bildung einer Metallisierung (60) durch Strukturieren des leitfähigen Materials.
Bildung einer dicken leitenden Schicht (50) direkt unter dem Bereich, wo eine Kontaktöffnung für die Verbindung der dünnen leitenden Schicht (30) mit der Metallisierung (60) gebildet wird;
Bildung einer ersten zwischengeschalteten Isolationsschicht (40) auf der gesamten Oberfläche der dicken leitenden Schicht (50);
Bildung einer ersten Kontaktöffnung (100) auf der ersten zwi schengeschalteten Isolationsschicht (40);
Bildung der dünnen leitenden Schicht (30) auf der ersten zwi schengeschalteten Isolationsschicht (40) und an den Wäden der ersten Kontaktöffnung (100);
Strukturieren der dünnen leitenden Schicht (30);
Bildung einer zweiten zwischengeschalteten Isolationsschicht (42) auf der gesamten Oberfläche der strukturierten dünnen leitenden Schicht (30);
Bildung einer zweiten Kontaktöffnung (200), die die erste Kon taktöffnung (100) kreuzt, in der zweiten und der ersten zwi schengeschalteten Isolationsschicht (42, 40);
Auftragen von leitfähigem Material auf die zweite zwischenge schaltete Isolationsschicht (42) und in der zweiten Kontakt öffnung (200); und
Bildung einer Metallisierung (60) durch Strukturieren des leitfähigen Materials.
7. Verfahren zur Herstellung einer Verbindungsstruktur eines
Halbleiterbauelements nach Anspruch 6, bei dem
die dicke leitende Schicht (50) größer als der Bereich ist,
wo sich die erste Kontaktöffnung (100) und die zweite Kontakt
öffnung (200) kreuzen.
8. Verfahren zur Herstellung einer Verbindungsstruktur eines
Halbleiterbauelements nach Anspruch 6, bei dem
die erste zwischengeschaltete Isolationsschicht (40) und
die zweite zwischengeschaltete Isolationsschicht (42) aus Iso
latormaterialien hergestellt werden, die dieselben oder ähnli
che Ätzselektivitäten haben.
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DE19521006C2 (de) | 1994-06-08 | 2000-02-17 | Hyundai Electronics Ind | Halbleiterbauelement und Verfahren zu seiner Herstellung |
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KR100338480B1 (ko) * | 1995-08-19 | 2003-01-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치및그제조방법 |
JP2005150339A (ja) * | 2003-11-14 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 電極形成方法、容量素子及びその製造方法 |
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CN114256417A (zh) | 2020-09-22 | 2022-03-29 | 长鑫存储技术有限公司 | 电容结构及其形成方法 |
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---|---|---|---|---|
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JPS63268258A (ja) * | 1987-04-24 | 1988-11-04 | Nec Corp | 半導体装置 |
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DE69031543T2 (de) * | 1989-02-17 | 1998-04-09 | Matsushita Electronics Corp | Verfahren zum Herstellen einer Halbleitervorrichtung |
JP3199717B2 (ja) * | 1989-09-08 | 2001-08-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
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