KR940000504B1 - 반도체장치의 층간콘택구조 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치의 층간콘택구조 및 그 제조방법
제1도는 일반적인 층간콘택구조를 갖는 반도체장치의 수직단면도.
제2도는 일반적인 층간콘택구조를 갖는 반도체장치중 하부도전층이 박막인 경우의 수직단면도.
제3도는 일반적인 층간콘택구조를 개선한 종래 반도체장치의 수직단면도들.
제4도는 본 발명에 의한 층간콘택구조 및 그 방법을 설명하기 위한 평면도.
제5도는 상기 제4도의 AA'선을 잘라본 본 발명에 의한 반도체장치의 층간콘택구조를 설명하는 사시도.
제6a도 내지 제6d도는 본 발명에 의한 반도체장치의 층간콘택구조의 제조방법을 설명하는 단면도들.
제7도는 본 발명에 의한 층간콘택구조의 제조방법의 일실시예를 나타낸 수직단면도.
* 도면의 주요부분에 대한 부호의 설명
30 : 박막의 도전층 30a : 박막의 도전층으로 된 수직벽
40 : 제1 층간절연층 42 : 제2 층간절연층
50 : 두꺼운 도전층 60 : 금속배선층
100 : 제1 콘택홀 200 : 제2 콘택홀
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 박막의 하층도전층과 상층도전층의 저항성 접속을 가능하게 한 반도체 장치의 층간콘택구조 및 제조방법에 관한 것이다.
VLSI에서 ULSI로의 미세화 진전에 따라 물리적 한계라고 할 수 있는 여러가지 문제가 가시화되고 있는데, 그중 콘택(Contact)에 관해서는, 기하학적인 단차증대, 콘택홀 및 비아홀의 미세화, 도전물질의 도포성 한계, 및 소자의 박막화에서 기인하는 단선등에 의한 불량 접속 문제가 지적되어 있다.
제1도는 상, 하도전층을 연결하기 위한 접속창(Contact hole)을 갖는 일반적인 반도체장치의 수직단면도를 도시한 것으로, 상기 반도체 장치는 그 표면에 두꺼운 절연막(2)이 형성되어 전기적으로 절연된 반도체 기판(1), 상기 절연막 상에, 예컨대 3000Å~4000Å 정도의 두께로 증착되어 패턴화된 제1도전층(3), 상기 절연막과 제1도전층 상에 형성되고 접속창에 의해 상기 제1도전층을 부분적으로 노출시킨 두꺼운 절연층 (4), 부분적으로 노출된 제1도전층과 상기 절연층(4)상에 형성된 금속배선(6) 및 상기 제1도전층(3)과 금속배선을 접속시키는 접속창(5)으로 구성되어 있다.
상기 반도체장치는 상기 접속창(5)을 통하여 제1도전층(3)과 금속배선(6)이 서로 연결되어 제1도전층 혹은 금속배선의 정보를 금속배선 혹은 제1도전층으로 전달하는 역할을 하는데, 이러한 정보 전달에 있어서 그 신뢰도는 도전층 자체의 물성에 뿐만 아니라 도전층 사이의 콘택에 의해서 좌우되기도 한다.
제1도에 있어서 상기 접촉창(5)은 이방성식각법, 예컨대 반응성 이온식각(RIE )법을 이용하여 형성하는데, 상기 식각법은 집적회로 패턴을 고집적화하는데 용이한 식각법이다.
고집적화에 의한 집적회로 패턴의 미세화에 따라 소자의 전체 크기를 줄이는 것은 물론, 그 폭이나 두께를 선택적으로 줄일 필요가 있게 되었는데, 예컨대 스태틱 RA M에 있어서는 각 메모리셀의 고저항소자를 형성시키기 위해 다결정실리콘층을 부분적으로 박막화하는 경우나, 상기 박막화된 고저항의 다결정실리콘층 대신 PMOS 박막 트랜지스터(TFT SRAM)를 사용하는 경우등이다.
제2도는 일반적으로 층간콘택구조를 갖는 반도체장치 중하부도전층이 박막인 경우의 수직단면도이다.
상기 수직단면도는 3000Å∼4000Å 정도의 제1도전층 두께가, 예컨대 500Å 정도로 얇아진 것을 제외하면 상기 제1도에서와 같은 공정에 의해 제조되는데, 절연막(2)상에 박막의 도전층(7)이 형성된 반도체기판(1)상에 두꺼운 절연층(4)을 형성한 후, 이방성식각, 예컨대 RIE법에 의해 상기 박막의 도전층(7)의 일부분이 노출되도록 접속창(5)을 형성한다. 이어서 상기 절연층(4)과 노출된 박막의 도전층 전면에 도전물질을 증착한 후 패터닝하여 박막의 도전층(7), 접속창(Contact hole)(5) 및 금속배선(6)으로 구성된 일반적인 층간콘택구조를 완성한다.
접속창(5)이 이방성식각, 예컨대 RIE법에 의해 형성될때, 가공해야 할 상기 절연층(4)에 대한 박막의 도전층(7), 예컨대 불순물이 도우프된 다결정실리콘층의 식각선택비는 그다지 크기 않기 때문에(일반적으로 10이하이다). 박막의 도전층(7)이 매우 얇은 두께, 즉 상술한 바와 같은 500Å 정도의 두께로 형성될 경우, 절연층(4)의 일부가 허용오차 또는 공정미아진을 고려한 통상적인 식각시간의 1.5배로 식각되거나 더욱 낮은 식각선택비에서 식각된다면, 상기 식각법에 의해 절연층(4) 뿐만아니라 박막의 도전층(7) 역시 식각되게 되고, 이와 동시에 절연막(2)의 일부도 식각되어 상기 반도체기판 (1)이 부분적으로 노출되게 되고, 이런 상태에서 금속배선(6)이 형성된다면 상기 금속배선은 반도체기판(1)의 노출된 부분과 직접 접속하게 되어 콘택불량을 초래한다.
또한, 상기 식각에 의해 절연막(2)의 일부가 제거되지 않은 채로 남는다해도 노출된 박막의 도전층 전면과 접속해야 할 상기 금속배선이 상기 식각공정에 의해 제거되고 남은 박막의 도전층(7)의 측면에만 접속하기 때문에 실제 접속면적이 줄어들어 저항성 콘택에 불리하게 된다.
제3도는 종래 방법에 의한 반도체장치의 층간콘택구조를 도시한 수직단면도로서 상기의 박막의 도전층과 금속배선을 직접적으로 연결하지 않고, 예컨대 금속과 실리사이드층 어느 하나 또는 두꺼운 다결정실리콘층(8)과 같은 도전물질을 개재하여 간접적으로 연결하는 방법을 소개한다.
종래 방법에 의한 상기 반도체장치는 그 표면에 두꺼운 절연막(2)이 형성되어 전기적으로 절연된 반도체 기판(1), 상기 절연막 상에 패턴화된 제 3도전층(8), 상기 제 3도전층(8)과는 제1층간절연층(9)에 의해 절연되고 제1콘택홀(100)을 통하여 제 3도전층과 연결되는 박막의 도전층(7) 및 상기 제 3도전층(8)과는 제1층간절연층(9) 및 제2층간절연층(10)에 의해 절연되고, 상기 박막의 도전층(7)과는 제2층간절연층(10)에 의해 절연되며 제2콘택홀(200)을 통하여 제 3도전층과 연결되는 금속배선(6)으로 구성된다.
상기 종래 방법에 의하여 박막의 도전층(7)이 제 3도전층(8)과 상기 제1콘택홀 (100)을 통해 1차적으로 연결되고, 상기 제3도전층(8)이 또다시 상기 제2콘택홀(20 0)을 통해 금속배선(6)과 연결되므로 박막의 도전층(7)에 인가된 정보는 제3도전층( 8)을 통해 금속배선(6)으로 전달되고, 금속배선(6)에 인가된 정보는 제 3도전층(8)를 통해 박막의 도전층(7)으로 각각 전달된다.
이는 금속배선(6)을 접속하기 위한 콘택홀을 상기 박막의 도전층 상에 직접적으로 형성하지 않고도 상기 박막의 도전층(7) 및 금속배선(6)을 연결할 수 있기 때문에 접속면적의 감소에 따른 저항성 콘택불량 유발을 방지할 수 있다. 하지만, 상기 제3도전층(8)으로 사용된 금속, 실리사이드 및 다결정실리콘층은 그 특성상 새로운 문제점을 일으키게 되었는데, 제 3도전층(8)으로 금속 또는 실리사이드를 사용한 경우에는, 박막의 도전층(7)으로 사용된 불순물이 도우프된 다결정실리콘층의 불순물 타입에 따라 상기 박막의 도전층(7)과 제3도전층(3)을 연결하는 콘택의 종류를 결정하게 되는데, 상기 도우프된 불순물의 타입이 N형일 경우엔 저항성 콘택이 가능하다. 상기 도우프된 불순물의 타입이 P형일 경우에 상기 박막의 도전층(7)과 제3도전층(8) 사이에는 PN접합이 생성된 것과 같은 효과가 생겨 정류성 콘택을 유발하므로 불량 콘택의 원인이 된다는 문제점이 생긴다. 제3도전층(8)으로 두꺼운 다결정실리콘층을 사용한 다른 경우에는, 상기 경우에서 설명한 것과 같은 원리로, 박막의 도전층으로 사용된 불순물이 도우프된 다결정실리콘층의 불순물 타입에 따라 상기 두꺼운 다결정실리콘층에 도우프된 불순물의 타입을 결정하는데, 통상 두 불순물 타입은 같은 것으로 하는 것이 신뢰도 높은 저항성콘택을 위해 바람직하다.
상술한 바와 같은 종래 방법에 의한 반도체장치의 층간콘택구조는 과다식각에 의해 박막의 도전층이 제거되는 것을 방지할 수 있으나, 정보가 제 3도전층을 통해 전달되기 때문에, 상기 제 3도전층변물질과의 물성차에 의한 불량콘택을 유발하게 되었다.
본 발명의 목적은 박막의 도전층과 두꺼운 도전층을 연결하는 콘택홀 구조와 상기 박막의 도전층과 금속배선을 연결하는 콘택홀 구조를 교차되게 형성하므로, 상기 박막의 도전층상에 직접 금속배선을 콘택할 수 있는 반도체 장치의 층간콘택구조를 제공하는데 있다.
본 발명의 다른 목적은 박막의 도전층과 금속 사이의 양호한 저항성 콘택을 제공하는 반도체장치의 층간 콘택구조를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적과 다른 목적을 달성하기 위한 적합한 그 제조방법을 제공하는데 있다.
본 발명의 상기 목적과 다른 목적을 달성하기 위한 반도체장치의 층간콘택구조는, 박막의 도전층과 금속 배선을 전기적으로 접속시키기 위한 층간콘택구조에 있어서, 반도체기판, 상기 반도체기판 상에 피복되는 절연막, 상기 절연막의 소정영역에 형성된 두꺼운 도전층, 상기 두꺼운 도전층을 덮는 제1층간절연층 상기 두꺼운 도전층 상의 상기 제1층간절연층내에 형성되는 1콘택홀, 상기 제1콘택홀의 내면에는 수직구조물의 형태이고, 상기 제1층간절연층 상에는 수평구조물의 형태인 박막의 도전층, 상기 박막의 도전층을 덮는 제2층간절연층, 상기 두꺼운 도전층 상의 상기 제1 및 제2층간절연층 내에 형성되고 상기 제1콘택홀과는 교차되는 모양으로 형성되는 제2콘택홀, 및 상기 제2콘택홀의 내부를 채우면서 상기 제2층간절연층 상에 형성되는 금속배선을 구비하여 상기 금속배선층과 박막의 도전층의 직접 접촉 면적을 크게 한 것을 특징으로 한다.
본 발명의 상기 또 다른 목적을 달성하기 위한 그 제조방법은, 박막의 도전층과 금속배선을 전기적으로 접속시키기 위한 층간콘택 구조에 있어서. 상기 박막의 도전층과 금속배선을 접속시키기 위한 콘택홀이 형성될 영역의 수직하단부에 두꺼운 도전층을 형성하는 공정, 상기 두꺼운 도전층 전면에 제1층간절연층을 형성하는 공정, 상기 제1층간절연층에 제1콘택홀을 형성하는 공정, 제1콘택홀이 형성된 상기 제1층간절연층 상에 박막의 도전층을 형성하는 공정, 상기 박막의 도전층을 패터닝하는 공정, 패터닝된 상기 박막의 도전층 전면에 제2층간절연층을 형성하는 공정, 상기 제2층간절연층 및 제1층간절연층에 상기 제1콘택홀과 교차되는 모양으로 제2콘택홀을 형성하는 공정, 제2콘택홀이 형성된 상기 제2층간절연층상에 도전 물질을 증착하는 공정, 및 상기 도전물질을 패터닝하여 금속배선을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
이하, 첨부한 도면을 참조로 하여 본 발명을 더욱 더 상세하게 설명하고자 한다.
제4도는 본 발명에 의한 층간콘택구조 및 그 제조방법을 설명하기 위한 평면도이다.
정사각형으로 한정되고 그 내부에 엉성한 사선이 그어진 영역은 두꺼운 도전층을 형성하기 위한 마스크패턴(P2)이고, 상기 마스크패턴(P2)의 내부에 형성되고 상하로 긴 직사각형을 이루는 영역은 두꺼운 도전층과 박막의 도전층을 연결하기 위한 제1콘택홀을 형성하기 위한 마스크패턴(Cl)이며, 횡방향으로 이어지며 그 내부에 조밀한 사선이 그어진 영역은 박막의 도전층을 형성하기 위한 마스크패턴(P1)이고, 상기 마스크 패턴(C1)과 교차되는 모양을 가지며 좌우로 긴 직사각형을 이루는 영역은 박막의 도전층과 금속배선을 연결하기 위한 제2콘택홀을 형성하기 위한 마스크패턴(C2)이며, 횡방향으로 이어지며 그 내부에 사선이 그어지지 않은 영역은 금속배선을 형성하기 위한 마스크패턴(P3)이다.
제5도는 본 발명에 의한 반도체장치의 층간콘택구조를 설명하는 사시도로서 상기 제4도의 AA'선을 잘라 본 것이다.
그 표면에 두꺼운 절연막(20)이 형성되어 전기적으로 절연된 반도체기판(10), 상기 절연막 상에 패턴화된 두꺼운 도전층(50), 상기 절연막(20) 전면에 형성되고, 상기 두꺼운 도전층(50) 상에서는 부분적으로 제거된 모양을 갖는 제1층간절연층(40), 상기 제1층간절연층이 부분적으로 제거된 영역에서는 수직벽모양으로 형성되고, 그외의 제1층간절연층 상에서는 일정한 모양으로 패턴화된 박막의 도전층(30 및 30a) 및 상기 패턴화된 박막의 도전층(30) 및 제거되지 않고 남은 제1층간절연층 상에 형성된 제2층간절연층(42)으로 구성된 본 발명에 의한 반도체장치의 층간콘택구조는 수직벽모양으로 형성된 상기 박막의 도전층(30a)에 의해 더 넓은 접속면적으로 확보할 수 있으므로 신뢰성 있는 저항성콘택을 가능하게 한다.
제6a도 내지 제6d도를 참조하여 본 발명에 의한 반도체장치의 층간콘택구조의 제조방법을 더욱 자세하게 설명하고자 한다.
먼저 제6a도를 참조하면, 제1층간절연층에 제1콘택홀을 형성하는 공정을 도시한 것으로서, 반도체기판(10) 전면에 절연막(20)을 두껍게 형성하여 상기 반도체기판을 전기적으로 절연시킨 후, 두꺼운 도전층(50)으로, 예컨대 다결정실리콘층과 같은 물질을 두겁게 도포한다. 이때 상기 다결정실리콘층은 상기 층간콘택 구조를 형성하기 위해 별도의 공정을 첨가하여 형성할 수 있으나, 통상 반도체소자 형성 도중에 생기는 두꺼운 다결정실리콘층의 일부분을 연장하여 형성하는 경우가 많은데, 예컨대 풀씨모오스 (Ful CMOS) 스태틱 RAM의 경우엔, MOS 트랜지스터를 사용한 통상의 회로구조는 층간절연층을 사이에 두고 상,하로 형성된 많은 게이트전극을 필요로 하기 때문에, 두꺼운 다결정실리콘층을 쉽게 제공할 수 있다. 또한 주변 회로에서 연장한 경우와 별도의 공정에 의해 형성된 경우 모두 상기 다결정실리콘층에 도우프된 불순물의 타입은 문제가 되지 않는데, 이는 종래방법에서와 달리, 상기 두꺼운 도전층으로 정보전달의 매개 역할을 하지 않기 때문이며, 통상 별도 공정에 의해 상기 다결정실리콘층을 형성할 때는 불순물을 도우프하지 않기도 한다. 이어서, 상기 마스크패턴(P2)을 이용하여 상기 다결정실리콘층을 패터닝 하여 두꺼운 도전층(50)을 형성하고 상기 두꺼운 도전층(50) 및 절연막 (20) 전면에 두껍게 절연물질을 도포하여 제1층간절연층(40)을 형성한다.
제1콘택홀(100)은 제1층간절연층에 상기 마스크패턴(C1)을 적용하여 형성하는데, 이때 사용되는 식각법은 이방성식각법으로서, 예컨대 반응성 이온 식각(RIE)법과 같은 것으로 한다. 이때 두꺼운 도전층(50)은 상기 식각공정에 대해 식각저지층으로 작용한다.
제6b도를 참조하면, 박막의 도전층(30) 및 제2층간절연층(42)를 형성하는 공정을 도시한 것으로서, 제1콘택홀(100)이 형성된 반도체기판 전면에 박막의 도전층으로, 예컨대 불순물이 도우프된 다결정실리콘과 같은 물질을 약 500Å 정도의 두께로 도포한 후 상기 마스크패턴(Pl)을 적용하여 패터닝함으로써 박막의 도전층(30)을 형성한다.
이어서 절연물질을 도포한 후 그 표면을 평탄화하여 제2층간절연층(42)을 완성하는데 이때, 상기 절연물질은 절연효과가 있는 그 어떤 것이라도 가능하나 주의해야 할 것은 상기 제1층간절연층(40)을 구성하는 절연물질과 식각선택비가 동일하거나 비슷한 것이어야 한다.
제6c도를 참조하면, 제2콘택홀(200)을 형성하는 공정을 도시한 것으로서, 제2층간절연층이 형성된 반도체기판 전면에 감광막을 도포한 후 상기 마스크패턴(C2)을 적용하여 패턴화하여 감광막패턴(70)을 형성한다. 이어서 상기 감광막패턴(70)이 형성된 반도체기판을 이방성식각을 위한 가스에 노출시키므로 상기 제2층간절연층에 제2콘택홀을 형성한다. 이때 상기 이방성식각공정은 제1콘택홀 형성을 위한 식각공정과 같은 방식으로 행하며, 마스크패턴(C2)을 적용하여 형성된 제2콘택홀(200)은 상기 마스크패턴(C1)을 적용하여 형성된 제1콘택홀(100)과는 교차되는 모양으로 형성된다.
제2콘택홀을 형성하기 위한 상기 이방성식각 공정시 발생하는 실험적인 여러가지 사실을 더욱 자세하게 설명하자면, 상기 식각공정에 의해 제거되어야 하는 물질은 제2층간절연층으로 한정되어야 하나 상기 박막의 도전층이 매우 얇은 두께로 형성될 경우, 즉 상술한 바와 같은 500Å 정도의 두께로 형성될 경우엔, 제2층간절연층(42)의 일부가 허용오차 또는 공정마아진을 고려한 통상적인 식각시간의 1.5배로 식각되거나 박막의 도전층과 제2층간절연층 사이의 시각선택비가 더욱 낮게 된다면, 상기 식각공정에 의해 제2층간절연층(42) 뿐만 아니라 상기 박막의 도전층(30) 역시 식각되게 되고, 이와 동시에 제1층간절연층(40)의 일부도 식각되어 상기 두꺼운 도전층이 부분적으로 노출된다. 이때 두꺼운 도전층(50)은 상기 식각공정을 멈추는 식각저지층으로서의 역할을 하며, 제1콘택홀, 내부 측벽이 형성된 박막의 도전층의 일부는 식각되지 않고 남는데, 이는 상기 박막이 도전층의 수평으로 노출된 부분은 매우 얇기 때문에 식각되어 없어지고 상기 제1콘택홀의 측벽에 수직방향으로 형성된 부분은 상기 이방성식각에 이해 제거되지 않으므로 수직벽 모양의 남는 부분이 생기게 된다.
상기 수직벽 모양의 박막의 도전층(30a)은 양측면 및 상면의 넓이를 합한 만큼을 금속콘택에 대한 접속면으로 제공하므로 양호한 저항성 콘택을 가능하게 한다.
제6d도를 참조하면, 금속배선(60)을 형성하는 공정을 도시한 것으로서, 제1콘택홀과 제2콘택홀이 교차되는 구조로 형성된 반도체기판 전면에 도전물질을 증착한 후 상기 마스크패턴(P3)을 적용하여 패터닝 하므로 상기 금속배선(60)을 완성한다. 이로써 제1콘택홀과 제2콘택홀이 교차되는 구조로 형성되고, 상기 구조 하부에 두꺼운 도전층이 형성되며, 상기 구조를 통하여 상기 두꺼운 도전층, 박막의 도전층 및 금속배선(6 0)이 연결되는 반도체장치의 층간콘택구조를 완성한다.
제7도는 본 발명에 의한 층간콘택구조를 적용한 반도체 소자의 한 예를 설명하기 위한 도시된 수직 단면도이다.
스택틱 RAM에 있어서는 각 메모리셀의 부하소자로서 다결정실리콘층으로 된 고저항소자를 이용하였는데, 상기 다결정실리콘으로된 저항소자의 활성에너지 및 낮은 전압에서의 소자 동작등을 고려해 볼때, 대기전류(Standby current)를 암페어(μA)수준으로 유지하면서 신뢰성 있는 메가비트(megabit)급 SRAM을 제조하기 위해 필요한 10TΩ의 저항소자를 제조하는데 많은 어려움이 발견되었기 때문에, 박막의 다결정실리콘으로된 PMOS를 상기 부하소자로서 사용되는 방법이 제안되었다.
PMOS 박막트랜지스터(TFT;Thin Film Transistor) 스택틱 RAM은 SRAM셀을 구성하는 NMOS 소자를 반도체기판에 먼저 형성한 후, 절연막을 도포하고, 상기 절연막 상에 박막의 다결정실리콘으로 된 PMOS 트랜지스터를 형성하는 방법에 의해 제조된 새로운 SRAM셀이다.
새로운 SRAM에서 상기 PMOS 트랜지스터는 부하소자로서 상기 PMOS를 형성하는 다결정실리콘층의 두께에 따라 그 전기적특성은 달라지게 되는데, 그 두께가 얇을수록 그 전기적특성이 향상된다는 것은 많은 보고에 의해 명백하다.
제7도에 소개된 반도체장치의 NMOS 트랜지스터가 형성되어 있는 반도체기판 (15) 상에 전기적 절연을 위해 형성된 절연막(20), 상기 절연막 상에 형성된 박막의 트랜지스터, 및 금속배선(600)으로 구성되어 있으며, 이때 상기 박막의 트랜지스터는 게이트전극(52), 채널영역(300b) 및 P타입 불순물확산영역(300)을 구비하여 상기 P타입 불순물확산영역(300)의 한 편은 상기 금속배선과 연결되어 있고, 다른 게이트전극을 연장한 두꺼운 다결정실리콘층(54)이 상기 P타입 불순물확산영역(300)과 금속배선을 연결하기 위한 영역 밑에 형성되어 있다. 본 발명에 의한 층간콘택 구조는 상기 불순물확산 영역(300)과 금속배선(600)을 접속하기 위해 이용되었다.
따라서 박막의 도전층 밑에 두꺼운 도전층이 형성되고, 상기 두 도전층이 연결되는 구조를 가지는 콘택구조이면 어디나 적용가능한 구조로서 박막의 도전층과 금속배선을 직접적으로 연결하면서도 신뢰성 있는 저항성콘택을 가능하게 했다.
본 발명은 상기 실시예에만 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (9)

  1. 박막의 도전층과 금속배선을 전기적으로 접속시키기 위한 층간콘택구조에 있어서, 반도체기판, 상기 반도체기판 상에 피복되는 절연막, 상기 절연막의 소정영역에 형성된 두꺼운 도전층, 상기 두꺼운 도전층을 덮는 제1층간절연층, 상기 두꺼운 도전층 상의 상기 제1층간절연층내에 형성되는 제1콘택홀, 상기 제1콘택홀의 내면에는 수직구조물의 형태이고, 상기 제1층간절연층 상에는 수평구조물의 형태인 박막의 도전층, 상기 박막의 도전층을 덮는 제2층간절연층, 상기 두꺼운 도전층 상의 상기 제1 및 제2층간절연층 내에 형성되고 상기 제1콘택홀과는 교차되는 모양으로 형성되는 제2콘택홀, 및 상기 제2콘택홀의 내부를 채우면서 상기 제2층간절연층 상에 형성되는 금속배선을 구비하여 상기 금속배선과 박막의 도전층의 직접 접촉 면적을 크게 한 것을 특징으로 하는 반도체장치의 층간콘택구조.
  2. 제1항에 있어서, 상기 두꺼운 도전층은 교차되는 모양으로 형성된 제1콘택홀 및 제2콘택홀의 전체 크기보다 큰 것을 특징으로 하는 반도체장치의 층간콘택구조.
  3. 박막의 도전층과 감속배선을 전기적으로 접속시키기 위한 층간콘택구조를 갖는 반도체장치의 제조방법에 있어서, 상기 박막의 도전층과 금속배선을 접속시키기 위한 콘택홀이 형성될 영역의 수직하단부에 두꺼운 도전층을 형성하는 공정 ; 상기 두꺼운 도전층 전면에 제1층간절연층을 형성하는 공정 ; 상기 제1층간절연층에 제1콘택홀을 형성하는 공정 ; 제1콘택홀이 형성된 상기 제1층간절연층 상에 박막의 도전층을 형성하는 공정 ; 상기 박막의 도전층을 패터닝하는 공정 ; 패터닝된 상기 박막의 도전층 전면에 제2층간절연층을 형성하는 공정 ; 상기 제2층간절연층 및 제1층간절연층에 상기 제1콘택홀과 교차되는 모양으로 제2콘택홀을 형성하는 공정 ; 제2콘택홀이 형성된 상기 제2층간절연층 상에 도전물질을 증착하는 공정 및 ; 상기 도전물질을 패터닝하여 금속배선을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 층간콘택구조의 제조방법.
  4. 제3항에 있어서, 상기 두꺼운 도전층은 상기 제1콘택홀과 제2콘택홀이 교차되어 형성된 크기보다 큰 것을 특징으로 하는 반도체 장치의 층간콘택구조의 제조방법.
  5. 제3항에 있어서, 상기 두꺼운 도전층은 다결정실리콘층인 것을 특징으로 하는 반도체장치의 층간콘택구조의 제조방법.
  6. 제3항에 있어서, 상기 두꺼운 도전층은 별도의 추가공정에 의해서 형성되는 것을 특징으로 하는 반도체장치의 층간콘택구조의 제조방법.
  7. 제3항에 있어서, 상기 박막의 도전층은 불순물이 도우프된 다결정실리콘인 것을 특징으로 하는 반도체장치의 층간콘택구조의 제조방법.
  8. 제3항에 있어서, 상기 제1층간절연층과, 제2층간절연층을 식각선택비가 같거나 비슷한 절연물질로 형성하는 것을 특징으로 하는 반도체장치의 층간콘택구조이 제조방법.
  9. 제3항에 있어서, 상기 금속배선층은 수직벽 모양으로 형성된 상기 박막의 도전층이 제공하는 접속면을 에워싸는 모양으로 형성되는 것을 특징으로 하는 반도체장치의 층간콘택구조의 제조방법.
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