JPH07335881A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07335881A JPH07335881A JP15266494A JP15266494A JPH07335881A JP H07335881 A JPH07335881 A JP H07335881A JP 15266494 A JP15266494 A JP 15266494A JP 15266494 A JP15266494 A JP 15266494A JP H07335881 A JPH07335881 A JP H07335881A
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Abstract
(57)【要約】
【目的】 集積度及び信頼性の両方が高く且つ動作が高
速な半導体装置を実現する。 【構成】 高い電源電圧を使用する回路には、ＬＤＤ構
造のＭＯＳトランジスタを用い、入力保護回路と低い電
源電圧を使用する回路とには、ＭＯＳトランジスタ２１
を用いる。ＭＯＳトランジスタ２１では、ソース／ドレ
イン拡散層１５のうちでチャネル領域１６側の部分１５
ａが、ＬＤＤ構造のＭＯＳトランジスタにおける部分１
５ａよりも深い。このため、放電電流が部分１５ａで集
中しにくくて接合の熱破壊が生じにくく、部分１５ａの
抵抗も低い。
速な半導体装置を実現する。 【構成】 高い電源電圧を使用する回路には、ＬＤＤ構
造のＭＯＳトランジスタを用い、入力保護回路と低い電
源電圧を使用する回路とには、ＭＯＳトランジスタ２１
を用いる。ＭＯＳトランジスタ２１では、ソース／ドレ
イン拡散層１５のうちでチャネル領域１６側の部分１５
ａが、ＬＤＤ構造のＭＯＳトランジスタにおける部分１
５ａよりも深い。このため、放電電流が部分１５ａで集
中しにくくて接合の熱破壊が生じにくく、部分１５ａの
抵抗も低い。
Description
【０００１】
【産業上の利用分野】本願の発明は、電界効果トランジ
スタを有する半導体装置及びその製造方法に関するもの
である。
スタを有する半導体装置及びその製造方法に関するもの
である。
【０００２】
【従来の技術】半導体装置の入／出力端子には内部回路
の耐圧を超える過大な電圧が静電気等によって印加され
る場合があり、この過大な電圧がそのまま内部回路に印
加されると、内部回路が破壊される。そこで、入／出力
端子と内部回路との間に入力保護回路を設け、過大な電
圧が入／出力端子に印加されると、入／出力端子から入
力保護回路へ電流を流して、内部回路には過大な電圧が
印加されない様にしている。
の耐圧を超える過大な電圧が静電気等によって印加され
る場合があり、この過大な電圧がそのまま内部回路に印
加されると、内部回路が破壊される。そこで、入／出力
端子と内部回路との間に入力保護回路を設け、過大な電
圧が入／出力端子に印加されると、入／出力端子から入
力保護回路へ電流を流して、内部回路には過大な電圧が
印加されない様にしている。
【０００３】この様な入力保護回路として、電界効果ト
ランジスタの一種であるＮＭＯＳトランジスタのドレイ
ンを入／出力端子に接続し、このＮＭＯＳトランジスタ
のソースと半導体基板とを接地線に接続した回路等が用
いられている。
ランジスタの一種であるＮＭＯＳトランジスタのドレイ
ンを入／出力端子に接続し、このＮＭＯＳトランジスタ
のソースと半導体基板とを接地線に接続した回路等が用
いられている。
【０００４】また、ＭＯＳトランジスタを微細化しても
短チャネル効果を生じさせない様にして信頼性を低下さ
せず、且つ消費電力も低減させるために、電源電圧の低
下が進められている。そして、複数の回路を有する半導
体装置のなかには、図３に示す様に、従来通りの電源電
圧ＶCC1 を使用する回路Ａ1 、Ａ2 、Ａ3 と、低い電源
電圧ＶCC2 （＜ＶCC1 ）を使用する回路Ｂ1 、Ｂ2 との
両方を有する半導体装置がある。
短チャネル効果を生じさせない様にして信頼性を低下さ
せず、且つ消費電力も低減させるために、電源電圧の低
下が進められている。そして、複数の回路を有する半導
体装置のなかには、図３に示す様に、従来通りの電源電
圧ＶCC1 を使用する回路Ａ1 、Ａ2 、Ａ3 と、低い電源
電圧ＶCC2 （＜ＶCC1 ）を使用する回路Ｂ1 、Ｂ2 との
両方を有する半導体装置がある。
【０００５】一方、ＭＯＳトランジスタには、ドレイン
拡散層の近傍で電界の集中が生じにくいために、ホット
キャリアに対する信頼性を低下させることなく微細化が
可能なＬＤＤ構造が用いられてきている。図２は、この
様なＬＤＤ構造のＭＯＳトランジスタを示している。
拡散層の近傍で電界の集中が生じにくいために、ホット
キャリアに対する信頼性を低下させることなく微細化が
可能なＬＤＤ構造が用いられてきている。図２は、この
様なＬＤＤ構造のＭＯＳトランジスタを示している。
【０００６】このＭＯＳトランジスタ１１では、半導体
基板１２の表面にゲート酸化膜１３が形成されており、
このゲート酸化膜１３上にゲート電極１４が形成されて
いる。半導体基板１２内にはソース／ドレイン拡散層１
５が形成されているが、このソース／ドレイン拡散層１
５のうちでチャネル領域１６側の部分１５ａは不純物濃
度が低く且つ浅い。
基板１２の表面にゲート酸化膜１３が形成されており、
このゲート酸化膜１３上にゲート電極１４が形成されて
いる。半導体基板１２内にはソース／ドレイン拡散層１
５が形成されているが、このソース／ドレイン拡散層１
５のうちでチャネル領域１６側の部分１５ａは不純物濃
度が低く且つ浅い。
【０００７】これに対して、図７は、通常の所謂シング
ルドレイン構造のＭＯＳトランジスタを示している。こ
のＭＯＳトランジスタ１７では、ソース／ドレイン拡散
層１５の不純物濃度が均一であり、ＬＤＤ構造のＭＯＳ
トランジスタ１１の様には部分１５ａがソース／ドレイ
ン拡散層１５に設けられていない。
ルドレイン構造のＭＯＳトランジスタを示している。こ
のＭＯＳトランジスタ１７では、ソース／ドレイン拡散
層１５の不純物濃度が均一であり、ＬＤＤ構造のＭＯＳ
トランジスタ１１の様には部分１５ａがソース／ドレイ
ン拡散層１５に設けられていない。
【０００８】
【発明が解決しようとする課題】ところが、ＬＤＤ構造
のＭＯＳトランジスタ１１におけるソース／ドレイン拡
散層１５と半導体基板１２との間で放電電流を流すと、
この放電電流が部分１５ａで集中する。このため、放電
電流の密度が高く、部分１５ａの接合で熱破壊が生じ
る。
のＭＯＳトランジスタ１１におけるソース／ドレイン拡
散層１５と半導体基板１２との間で放電電流を流すと、
この放電電流が部分１５ａで集中する。このため、放電
電流の密度が高く、部分１５ａの接合で熱破壊が生じ
る。
【０００９】従って、内部回路のみならず入力保護回路
にもＬＤＤ構造のＭＯＳトランジスタ１１を用いると、
この入力保護回路は、同一サイズで且つシングルドレイ
ン構造のＭＯＳトランジスタ１７が用いられている入力
保護回路に比べて、静電破壊耐性が低い（例えば、IEDM
90,p.215-218,1990 、IEEE TRANSACTIONS ON ELECTRON
DEVICES,VOL.39,NO.2,FEBRUARY 1992,P.430-436 ）。こ
のため、この様な半導体装置では高い信頼性を得ること
ができない。
にもＬＤＤ構造のＭＯＳトランジスタ１１を用いると、
この入力保護回路は、同一サイズで且つシングルドレイ
ン構造のＭＯＳトランジスタ１７が用いられている入力
保護回路に比べて、静電破壊耐性が低い（例えば、IEDM
90,p.215-218,1990 、IEEE TRANSACTIONS ON ELECTRON
DEVICES,VOL.39,NO.2,FEBRUARY 1992,P.430-436 ）。こ
のため、この様な半導体装置では高い信頼性を得ること
ができない。
【００１０】また、高い電源電圧ＶCC1 を使用する回路
Ａ1 、Ａ2 、Ａ3 のみならず、低い電源電圧ＶCC2 （＜
ＶCC1 ）を使用する回路Ｂ1 、Ｂ2 にもＬＤＤ構造のＭ
ＯＳトランジスタ１１を用いると、高抵抗の部分１５ａ
のために、動作速度が低下する。このため、この様な半
導体装置では全体として高速動作を実現することができ
ない。
Ａ1 、Ａ2 、Ａ3 のみならず、低い電源電圧ＶCC2 （＜
ＶCC1 ）を使用する回路Ｂ1 、Ｂ2 にもＬＤＤ構造のＭ
ＯＳトランジスタ１１を用いると、高抵抗の部分１５ａ
のために、動作速度が低下する。このため、この様な半
導体装置では全体として高速動作を実現することができ
ない。
【００１１】
【課題を解決するための手段】請求項１の半導体装置
は、ソース／ドレイン拡散層１５のうちで少なくともチ
ャネル領域１６側における部分１５ａの深さが相対的に
浅い第１の電界効果トランジスタ１１と、前記部分１５
ａの深さが相対的に深い第２の電界効果トランジスタ１
７、２１、２２とを有することを特徴としている。
は、ソース／ドレイン拡散層１５のうちで少なくともチ
ャネル領域１６側における部分１５ａの深さが相対的に
浅い第１の電界効果トランジスタ１１と、前記部分１５
ａの深さが相対的に深い第２の電界効果トランジスタ１
７、２１、２２とを有することを特徴としている。
【００１２】請求項２の半導体装置は、請求項１の半導
体装置において、前記第１の電界効果トランジスタ１１
における前記部分１５ａの不純物濃度が相対的に低く、
前記第２の電界効果トランジスタ１７、２１、２２にお
ける前記部分１５ａの不純物濃度が相対的に高いことを
特徴としている。
体装置において、前記第１の電界効果トランジスタ１１
における前記部分１５ａの不純物濃度が相対的に低く、
前記第２の電界効果トランジスタ１７、２１、２２にお
ける前記部分１５ａの不純物濃度が相対的に高いことを
特徴としている。
【００１３】請求項３の半導体装置は、請求項１または
２の半導体装置において、内部回路に前記第１の電界効
果トランジスタ１１が用いられており、入力保護回路に
前記第２の電界効果トランジスタ１７、２１、２２が用
いられていることを特徴としている。
２の半導体装置において、内部回路に前記第１の電界効
果トランジスタ１１が用いられており、入力保護回路に
前記第２の電界効果トランジスタ１７、２１、２２が用
いられていることを特徴としている。
【００１４】請求項４の半導体装置は、請求項１または
２の半導体装置において、相対的に高い電源電圧を使用
する回路Ａ1 、Ａ2 、Ａ3 に前記第１の電界効果トラン
ジスタ１１が用いられており、相対的に低い電源電圧を
使用する回路Ｂ1 、Ｂ2 に前記第２の電界効果トランジ
スタ１７、２１、２２が用いられていることを特徴とし
ている。
２の半導体装置において、相対的に高い電源電圧を使用
する回路Ａ1 、Ａ2 、Ａ3 に前記第１の電界効果トラン
ジスタ１１が用いられており、相対的に低い電源電圧を
使用する回路Ｂ1 、Ｂ2 に前記第２の電界効果トランジ
スタ１７、２１、２２が用いられていることを特徴とし
ている。
【００１５】請求項５の半導体装置の製造方法は、請求
項１〜４の半導体装置を製造するに際して、ゲート電極
１４に沿う開口２４を形成する工程と、前記開口２４か
ら不純物２６を導入して、前記第２の電界効果トランジ
スタ２１、２２における前記部分１５ａを形成する工程
と、前記部分１５ａを形成した後に、絶縁膜２７から成
る側壁を前記開口２４の内側面に形成する工程とを有す
ることを特徴としている。
項１〜４の半導体装置を製造するに際して、ゲート電極
１４に沿う開口２４を形成する工程と、前記開口２４か
ら不純物２６を導入して、前記第２の電界効果トランジ
スタ２１、２２における前記部分１５ａを形成する工程
と、前記部分１５ａを形成した後に、絶縁膜２７から成
る側壁を前記開口２４の内側面に形成する工程とを有す
ることを特徴としている。
【００１６】
【作用】請求項１の半導体装置では、第１の電界効果ト
ランジスタ１１において短チャネル効果が生じにくいの
で、微細な回路を第１の電界効果トランジスタ１１で実
現することができる。
ランジスタ１１において短チャネル効果が生じにくいの
で、微細な回路を第１の電界効果トランジスタ１１で実
現することができる。
【００１７】一方、第２の電界効果トランジスタ１７、
２１、２２ではソース／ドレイン拡散層１５と半導体基
板１２との間における放電電流の密度が低くてソース／
ドレイン拡散層１５の接合破壊が生じにくいので、静電
破壊耐性が高い入力保護回路を第２の電界効果トランジ
スタ１７、２１、２２で実現することができる。また、
第２の電界効果トランジスタ１７、２１、２２ではソー
ス／ドレイン拡散層１５の抵抗が低いので、低い電源電
圧を使用しても動作が高速な回路を第２の電界効果トラ
ンジスタ１７、２１、２２で実現することができる
２１、２２ではソース／ドレイン拡散層１５と半導体基
板１２との間における放電電流の密度が低くてソース／
ドレイン拡散層１５の接合破壊が生じにくいので、静電
破壊耐性が高い入力保護回路を第２の電界効果トランジ
スタ１７、２１、２２で実現することができる。また、
第２の電界効果トランジスタ１７、２１、２２ではソー
ス／ドレイン拡散層１５の抵抗が低いので、低い電源電
圧を使用しても動作が高速な回路を第２の電界効果トラ
ンジスタ１７、２１、２２で実現することができる
【００１８】請求項２の半導体装置では、第１の電界効
果トランジスタ１１においてドレイン拡散層１５の近傍
で電界の集中が生じにくいので、ホットキャリアに対す
る信頼性を低下させることなく、高い電源電圧を使用す
る回路Ａ1 、Ａ2 、Ａ3 を第１の電界効果トランジスタ
１１で実現することができる。
果トランジスタ１１においてドレイン拡散層１５の近傍
で電界の集中が生じにくいので、ホットキャリアに対す
る信頼性を低下させることなく、高い電源電圧を使用す
る回路Ａ1 、Ａ2 、Ａ3 を第１の電界効果トランジスタ
１１で実現することができる。
【００１９】一方、第２の電界効果トランジスタ１７、
２１、２２ではソース／ドレイン拡散層１５の抵抗が更
に低いので、スナップバック電圧の低下によって静電破
壊耐性が更に高い入力保護回路を第２の電界効果トラン
ジスタ１７、２１、２２で実現することができると共
に、低い電源電圧を使用しても動作が更に高速な回路を
第２の電界効果トランジスタ１７、２１、２２で実現す
ることができる。
２１、２２ではソース／ドレイン拡散層１５の抵抗が更
に低いので、スナップバック電圧の低下によって静電破
壊耐性が更に高い入力保護回路を第２の電界効果トラン
ジスタ１７、２１、２２で実現することができると共
に、低い電源電圧を使用しても動作が更に高速な回路を
第２の電界効果トランジスタ１７、２１、２２で実現す
ることができる。
【００２０】請求項３の半導体装置では、内部回路を微
細化することができ、且つ入力保護回路の静電破壊耐性
が高い。
細化することができ、且つ入力保護回路の静電破壊耐性
が高い。
【００２１】請求項４の半導体装置では、高い電源電圧
を使用する回路Ａ1 、Ａ2 、Ａ3 においてもホットキャ
リアに対する信頼性が高く、且つ低い電源電圧を使用す
る回路Ｂ1 、Ｂ2 においても高速動作を実現することが
できる。
を使用する回路Ａ1 、Ａ2 、Ａ3 においてもホットキャ
リアに対する信頼性が高く、且つ低い電源電圧を使用す
る回路Ｂ1 、Ｂ2 においても高速動作を実現することが
できる。
【００２２】請求項５の半導体装置の製造方法では、第
２の電界効果トランジスタ２１、２２のソース／ドレイ
ン拡散層１５のうちで少なくともチャネル領域１６側に
おける部分１５ａを形成するために用いた開口２４の内
側面に絶縁膜２７から成る側壁を形成しているので、ソ
ース／ドレイン拡散層１５に対するコンタクト孔２５を
上述の開口２４として兼用するか、またはこの開口２４
をコンタクト孔２５と同時に形成しても、ソース／ドレ
イン拡散層１５とゲート電極１４とを絶縁することがで
きる。
２の電界効果トランジスタ２１、２２のソース／ドレイ
ン拡散層１５のうちで少なくともチャネル領域１６側に
おける部分１５ａを形成するために用いた開口２４の内
側面に絶縁膜２７から成る側壁を形成しているので、ソ
ース／ドレイン拡散層１５に対するコンタクト孔２５を
上述の開口２４として兼用するか、またはこの開口２４
をコンタクト孔２５と同時に形成しても、ソース／ドレ
イン拡散層１５とゲート電極１４とを絶縁することがで
きる。
【００２３】
【実施例】以下、本願の発明の第１〜第３実施例を、図
１〜７を参照しながら説明する。図１〜３が、第１実施
例を示している。この第１実施例では、従来通りの高い
電源電圧ＶCC1 を使用する回路Ａ1 、Ａ2 、Ａ3 には、
図２に示した通常のＬＤＤ構造のＭＯＳトランジスタ１
１が用いられており、入力保護回路（図示せず）と低い
電源電圧ＶCC2 （＜ＶCC1 ）を使用する回路Ｂ1 、Ｂ2
とには、図１に示すＭＯＳトランジスタ２１が用いられ
ている。
１〜７を参照しながら説明する。図１〜３が、第１実施
例を示している。この第１実施例では、従来通りの高い
電源電圧ＶCC1 を使用する回路Ａ1 、Ａ2 、Ａ3 には、
図２に示した通常のＬＤＤ構造のＭＯＳトランジスタ１
１が用いられており、入力保護回路（図示せず）と低い
電源電圧ＶCC2 （＜ＶCC1 ）を使用する回路Ｂ1 、Ｂ2
とには、図１に示すＭＯＳトランジスタ２１が用いられ
ている。
【００２４】図１に示すＭＯＳトランジスタ２１では、
ソース／ドレイン拡散層１５のうちでチャネル領域１６
側の部分１５ａは、不純物濃度が低く且つ浅いが、図１
と図２との比較からも明らかな様に、ＭＯＳトランジス
タ１１における部分１５ａよりは深い。
ソース／ドレイン拡散層１５のうちでチャネル領域１６
側の部分１５ａは、不純物濃度が低く且つ浅いが、図１
と図２との比較からも明らかな様に、ＭＯＳトランジス
タ１１における部分１５ａよりは深い。
【００２５】この様なＭＯＳトランジスタ２１では、ソ
ース／ドレイン拡散層１５と半導体基板１２との間で放
電電流を流しても、この放電電流が部分１５ａで集中し
にくい。このため、放電電流の密度が低く、部分１５ａ
の接合で熱破壊が生じにくい。従って、入力保護回路の
静電破壊耐性が高い。しかも、ＭＯＳトランジスタ２１
における部分１５ａの抵抗はＭＯＳトランジスタ１１に
おける部分１５ａの抵抗よりも低い。従って、低い電源
電圧ＶCC2 （＜ＶCC1 ）を使用する回路Ｂ1 、Ｂ2 で
も、動作が高速である。
ース／ドレイン拡散層１５と半導体基板１２との間で放
電電流を流しても、この放電電流が部分１５ａで集中し
にくい。このため、放電電流の密度が低く、部分１５ａ
の接合で熱破壊が生じにくい。従って、入力保護回路の
静電破壊耐性が高い。しかも、ＭＯＳトランジスタ２１
における部分１５ａの抵抗はＭＯＳトランジスタ１１に
おける部分１５ａの抵抗よりも低い。従って、低い電源
電圧ＶCC2 （＜ＶCC1 ）を使用する回路Ｂ1 、Ｂ2 で
も、動作が高速である。
【００２６】なお、ＭＯＳトランジスタ２１における部
分１５ａの不純物濃度は、ＭＯＳトランジスタ１１にお
ける部分１５ａの不純物濃度と同じであってもよいが、
必要に応じて、ＭＯＳトランジスタ１１における部分１
５ａの不純物濃度より高くしてもよい。ＭＯＳトランジ
スタ２１における部分１５ａの不純物濃度を高くすれ
ば、入力保護回路の静電破壊耐性が更に高くなり、回路
Ｂ1 、Ｂ2 の動作が更に高速になる。
分１５ａの不純物濃度は、ＭＯＳトランジスタ１１にお
ける部分１５ａの不純物濃度と同じであってもよいが、
必要に応じて、ＭＯＳトランジスタ１１における部分１
５ａの不純物濃度より高くしてもよい。ＭＯＳトランジ
スタ２１における部分１５ａの不純物濃度を高くすれ
ば、入力保護回路の静電破壊耐性が更に高くなり、回路
Ｂ1 、Ｂ2 の動作が更に高速になる。
【００２７】図４〜６が、第２実施例を示している。こ
の第２実施例は、図４に示す様に、図１に示したＭＯＳ
トランジスタ２１よりもソース／ドレイン拡散層１５の
うちでチャネル領域１６側の部分１５ａが更に深いＭＯ
Ｓトランジスタ２２を、ＭＯＳトランジスタ２１の代わ
りに用いていることを除いて、図１〜３に示した第１実
施例と実質的に同様の構成を有している。この様な第２
実施例でも、第１実施例と同様の作用効果を奏すること
ができる。
の第２実施例は、図４に示す様に、図１に示したＭＯＳ
トランジスタ２１よりもソース／ドレイン拡散層１５の
うちでチャネル領域１６側の部分１５ａが更に深いＭＯ
Ｓトランジスタ２２を、ＭＯＳトランジスタ２１の代わ
りに用いていることを除いて、図１〜３に示した第１実
施例と実質的に同様の構成を有している。この様な第２
実施例でも、第１実施例と同様の作用効果を奏すること
ができる。
【００２８】図５は第２実施例のうちでゲート電極１４
の配線幅つまりゲート長が長いＭＯＳトランジスタ２２
の製造方法を示しており、図６はゲート長が短いＭＯＳ
トランジスタ２２の製造方法を示している。第２実施例
の製造に際しても、図５（ｂ）、図６（ｂ）に示す様
に、ソース／ドレイン拡散層１５を形成し、ゲート電極
１４等を層間絶縁膜２３で覆うまでは、通常のＬＤＤ構
造のＭＯＳトランジスタ１１を製造する場合と同様の工
程を実行する。
の配線幅つまりゲート長が長いＭＯＳトランジスタ２２
の製造方法を示しており、図６はゲート長が短いＭＯＳ
トランジスタ２２の製造方法を示している。第２実施例
の製造に際しても、図５（ｂ）、図６（ｂ）に示す様
に、ソース／ドレイン拡散層１５を形成し、ゲート電極
１４等を層間絶縁膜２３で覆うまでは、通常のＬＤＤ構
造のＭＯＳトランジスタ１１を製造する場合と同様の工
程を実行する。
【００２９】次に、図５（ａ）、図６（ａ）及び図５
（ｃ）、図６（ｃ）に示す様に、同一のフォトマスクを
用いたフォトリソグラフィ工程及びその後の層間絶縁膜
２３等に対するエッチング工程によって、ゲート電極１
４の両側に沿う開口２４とソース／ドレイン拡散層１５
に対するコンタクト孔２５とを同時に形成する。
（ｃ）、図６（ｃ）に示す様に、同一のフォトマスクを
用いたフォトリソグラフィ工程及びその後の層間絶縁膜
２３等に対するエッチング工程によって、ゲート電極１
４の両側に沿う開口２４とソース／ドレイン拡散層１５
に対するコンタクト孔２５とを同時に形成する。
【００３０】この時、図５（ａ）（ｃ）では、ゲート長
が長いので、ゲート電極１４の両側に別個の開口２４を
形成しており、図６（ａ）（ｃ）では、ゲート長が短い
ので、ゲート電極１４を跨いで広がる単一の開口２４を
形成している。
が長いので、ゲート電極１４の両側に別個の開口２４を
形成しており、図６（ａ）（ｃ）では、ゲート長が短い
ので、ゲート電極１４を跨いで広がる単一の開口２４を
形成している。
【００３１】また、図５（ａ）（ｃ）では、一方のソー
ス／ドレイン拡散層１５に対するコンタクト孔２５と他
方のソース／ドレイン拡散層１５に対する開口２４との
間に、ソース／ドレイン配線として後に形成するＡｌ配
線に必要なスペースを確保することができるので、他方
のソース／ドレイン拡散層１５では、開口２４とコンタ
クト孔２５とを兼用している。
ス／ドレイン拡散層１５に対するコンタクト孔２５と他
方のソース／ドレイン拡散層１５に対する開口２４との
間に、ソース／ドレイン配線として後に形成するＡｌ配
線に必要なスペースを確保することができるので、他方
のソース／ドレイン拡散層１５では、開口２４とコンタ
クト孔２５とを兼用している。
【００３２】これに対して、図６（ａ）（ｃ）では、一
方のソース／ドレイン拡散層１５に対するコンタクト孔
２５と他方のソース／ドレイン拡散層１５に対する開口
２４との間では、上述のスペースを確保することができ
ないので、何れのソース／ドレイン拡散層１５に対して
も、コンタクト孔２５を開口２４とは異なる位置に形成
している。
方のソース／ドレイン拡散層１５に対するコンタクト孔
２５と他方のソース／ドレイン拡散層１５に対する開口
２４との間では、上述のスペースを確保することができ
ないので、何れのソース／ドレイン拡散層１５に対して
も、コンタクト孔２５を開口２４とは異なる位置に形成
している。
【００３３】なお、ゲート長が図５の場合よりも更に長
くて、両方のソース／ドレイン拡散層１５に対する開口
２４同士の間に上述のスペースを確保することができる
場合は、何れのソース／ドレイン拡散層１５において
も、開口２４とコンタクト孔２５とを兼用することがで
きる。
くて、両方のソース／ドレイン拡散層１５に対する開口
２４同士の間に上述のスペースを確保することができる
場合は、何れのソース／ドレイン拡散層１５において
も、開口２４とコンタクト孔２５とを兼用することがで
きる。
【００３４】次に、図５（ｄ）、図６（ｄ）に示す様
に、層間絶縁膜２３をマスクにして、ソース／ドレイン
拡散層１５と同一導電型の不純物２６、例えばリンをイ
オン注入する。不純物２６の加速エネルギは、開口２４
及びコンタクト孔２５下に形成された拡散層の接合が元
のソース／ドレイン拡散層１５よりも深くなる様にす
る。不純物２６のドーズ量は、ＬＤＤ構造の低濃度領域
である図５（ｂ）、図６（ｂ）におけるチャネル領域１
６側の部分１５ａと同程度でもよいが、ＬＤＤ構造の低
濃度領域より多くしてもよい。
に、層間絶縁膜２３をマスクにして、ソース／ドレイン
拡散層１５と同一導電型の不純物２６、例えばリンをイ
オン注入する。不純物２６の加速エネルギは、開口２４
及びコンタクト孔２５下に形成された拡散層の接合が元
のソース／ドレイン拡散層１５よりも深くなる様にす
る。不純物２６のドーズ量は、ＬＤＤ構造の低濃度領域
である図５（ｂ）、図６（ｂ）におけるチャネル領域１
６側の部分１５ａと同程度でもよいが、ＬＤＤ構造の低
濃度領域より多くしてもよい。
【００３５】次に、図５（ｅ）、図６（ｅ）に示す様
に、絶縁膜２７を全面に堆積させ、絶縁膜２７の全面を
エッチバックすることによって、この絶縁膜２７から成
る側壁を開口２４及びコンタクト孔２５の内側面に形成
する。そして、図５（ｆ）、図６（ｆ）に示す様に、従
来公知の方法で開口２４及びコンタクト孔２５をタング
ステンプラグ３１で埋め、コンタクト孔２５を介してソ
ース／ドレイン拡散層１５に電気的に接続するＡｌ配線
３２を形成する。
に、絶縁膜２７を全面に堆積させ、絶縁膜２７の全面を
エッチバックすることによって、この絶縁膜２７から成
る側壁を開口２４及びコンタクト孔２５の内側面に形成
する。そして、図５（ｆ）、図６（ｆ）に示す様に、従
来公知の方法で開口２４及びコンタクト孔２５をタング
ステンプラグ３１で埋め、コンタクト孔２５を介してソ
ース／ドレイン拡散層１５に電気的に接続するＡｌ配線
３２を形成する。
【００３６】なお、タングステンプラグ３１の代わりに
多結晶Ｓｉプラグを形成してもよく、Ａｌ配線３２の代
わりに多結晶Ｓｉ配線等を形成してもよい。また、この
第２実施例の製造に際しては、上述の様に、ソース／ド
レイン拡散層１５のうちでチャネル領域１６側の部分１
５ａを形成するための開口２４をコンタクト孔２５と同
時に形成しているが、コンタクト孔２５の形成とは異な
る工程でパターニングした専用のマスク（図示せず）を
用いて部分１５ａを形成してもよい。
多結晶Ｓｉプラグを形成してもよく、Ａｌ配線３２の代
わりに多結晶Ｓｉ配線等を形成してもよい。また、この
第２実施例の製造に際しては、上述の様に、ソース／ド
レイン拡散層１５のうちでチャネル領域１６側の部分１
５ａを形成するための開口２４をコンタクト孔２５と同
時に形成しているが、コンタクト孔２５の形成とは異な
る工程でパターニングした専用のマスク（図示せず）を
用いて部分１５ａを形成してもよい。
【００３７】図７が、第３実施例を示している。この第
３実施例は、図７に示す様に、シングルドレイン構造の
ＭＯＳトランジスタ１７をＭＯＳトランジスタ２１の代
わりに用いていることを除いて、図１〜３に示した第１
実施例と実質的に同様の構成を有している。この様な第
３実施例でも、第１実施例と同様の作用効果を奏するこ
とができる。
３実施例は、図７に示す様に、シングルドレイン構造の
ＭＯＳトランジスタ１７をＭＯＳトランジスタ２１の代
わりに用いていることを除いて、図１〜３に示した第１
実施例と実質的に同様の構成を有している。この様な第
３実施例でも、第１実施例と同様の作用効果を奏するこ
とができる。
【００３８】なお、以上の第１〜第３実施例の何れにお
いても、従来通りの高い電源電圧ＶCC1 を使用する回路
Ａ1 、Ａ2 、Ａ3 には、図２に示した通常のＬＤＤ構造
のＭＯＳトランジスタ１１が用いられているが、このＬ
ＤＤ構造のＭＯＳトランジスタ１１の代わりにＤＤＤ構
造のＭＯＳトランジスタを用いてもよい。
いても、従来通りの高い電源電圧ＶCC1 を使用する回路
Ａ1 、Ａ2 、Ａ3 には、図２に示した通常のＬＤＤ構造
のＭＯＳトランジスタ１１が用いられているが、このＬ
ＤＤ構造のＭＯＳトランジスタ１１の代わりにＤＤＤ構
造のＭＯＳトランジスタを用いてもよい。
【００３９】
【発明の効果】請求項１の半導体装置では、微細な回路
を第１の電界効果トランジスタで実現することができ、
静電破壊耐性が高い入力保護回路と低い電源電圧を使用
しても動作が高速な回路とを第２の電界効果トランジス
タで実現することができるので、集積度及び信頼性の両
方が高く且つ動作が高速な半導体装置を実現することが
できる。
を第１の電界効果トランジスタで実現することができ、
静電破壊耐性が高い入力保護回路と低い電源電圧を使用
しても動作が高速な回路とを第２の電界効果トランジス
タで実現することができるので、集積度及び信頼性の両
方が高く且つ動作が高速な半導体装置を実現することが
できる。
【００４０】請求項２の半導体装置では、高い電源電圧
を使用する回路を第１の電界効果トランジスタで実現す
ることができ、静電破壊耐性が更に高い入力保護回路と
低い電源電圧を使用しても動作が更に高速な回路とを第
２の電界効果トランジスタで実現することができるの
で、信頼性が更に高く且つ動作が更に高速な半導体装置
を実現することができる。
を使用する回路を第１の電界効果トランジスタで実現す
ることができ、静電破壊耐性が更に高い入力保護回路と
低い電源電圧を使用しても動作が更に高速な回路とを第
２の電界効果トランジスタで実現することができるの
で、信頼性が更に高く且つ動作が更に高速な半導体装置
を実現することができる。
【００４１】請求項３の半導体装置では、内部回路を微
細化することができ、且つ入力保護回路の静電破壊耐性
が高いので、集積度及び信頼性の両方が高い半導体装置
を実現することができる。
細化することができ、且つ入力保護回路の静電破壊耐性
が高いので、集積度及び信頼性の両方が高い半導体装置
を実現することができる。
【００４２】請求項４の半導体装置では、高い電源電圧
を使用する回路においてもホットキャリアに対する信頼
性が高く、且つ低い電源電圧を使用する回路においても
高速動作を実現することができるので、信頼性が高く且
つ動作が高速な半導体装置を実現することができる。
を使用する回路においてもホットキャリアに対する信頼
性が高く、且つ低い電源電圧を使用する回路においても
高速動作を実現することができるので、信頼性が高く且
つ動作が高速な半導体装置を実現することができる。
【００４３】請求項５の半導体装置の製造方法では、ソ
ース／ドレイン拡散層に対するコンタクト孔をソース／
ドレイン拡散層のうちで少なくともチャネル領域側にお
ける部分を形成するための開口として兼用するか、また
はこの開口をコンタクト孔と同時に形成しても、ソース
／ドレイン拡散層とゲート電極とを絶縁することができ
るので、上述の部分を形成しても、マスク及びリソグラ
フィ工程は増加しない。従って、集積度や信頼性が高く
動作も高速な半導体装置を低コストで製造することがで
きる。
ース／ドレイン拡散層に対するコンタクト孔をソース／
ドレイン拡散層のうちで少なくともチャネル領域側にお
ける部分を形成するための開口として兼用するか、また
はこの開口をコンタクト孔と同時に形成しても、ソース
／ドレイン拡散層とゲート電極とを絶縁することができ
るので、上述の部分を形成しても、マスク及びリソグラ
フィ工程は増加しない。従って、集積度や信頼性が高く
動作も高速な半導体装置を低コストで製造することがで
きる。
【図１】本願の発明の第１実施例で用いているＭＯＳト
ランジスタの側断面図である。
ランジスタの側断面図である。
【図２】第１実施例で用いているＬＤＤ構造のＭＯＳト
ランジスタの側断面図である。
ランジスタの側断面図である。
【図３】第１実施例の全体の概念図である。
【図４】本願の発明の第２実施例で用いているＭＯＳト
ランジスタの側断面図である。
ランジスタの側断面図である。
【図５】第２実施例のうちでゲート長が長いＭＯＳトラ
ンジスタを示しており、（ａ）は平面図、（ｂ）〜
（ｆ）は製造方法を工程順に示す側断面図である。
ンジスタを示しており、（ａ）は平面図、（ｂ）〜
（ｆ）は製造方法を工程順に示す側断面図である。
【図６】第２実施例のうちでゲート長が短いＭＯＳトラ
ンジスタを示しており、（ａ）は平面図、（ｂ）〜
（ｆ）は製造方法を工程順に示す側断面図である。
ンジスタを示しており、（ａ）は平面図、（ｂ）〜
（ｆ）は製造方法を工程順に示す側断面図である。
【図７】本願の発明の第３実施例で用いているシングル
ドレイン構造のＭＯＳトランジスタの側断面図である。
ドレイン構造のＭＯＳトランジスタの側断面図である。
１１ ＭＯＳトランジスタ １４ ゲート電極 １５ ソース／ドレイン拡散層 １５ａ 部分 １６ チャネル領域 １７ ＭＯＳトランジスタ ２１ ＭＯＳトランジスタ ２２ ＭＯＳトランジスタ ２４ 開口 ２６ 不純物 ２７ 絶縁膜
Claims (5)
- 【請求項１】 ソース／ドレイン拡散層のうちで少なく
ともチャネル領域側における部分の深さが相対的に浅い
第１の電界効果トランジスタと、 前記部分の深さが相対的に深い第２の電界効果トランジ
スタとを有することを特徴とする半導体装置。 - 【請求項２】 前記第１の電界効果トランジスタにおけ
る前記部分の不純物濃度が相対的に低く、 前記第２の電界効果トランジスタにおける前記部分の不
純物濃度が相対的に高いことを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 内部回路に前記第１の電界効果トランジ
スタが用いられており、 入力保護回路に前記第２の電界効果トランジスタが用い
られていることを特徴とする請求項１または２記載の半
導体装置。 - 【請求項４】 相対的に高い電源電圧を使用する回路に
前記第１の電界効果トランジスタが用いられており、 相対的に低い電源電圧を使用する回路に前記第２の電界
効果トランジスタが用いられていることを特徴とする請
求項１または２記載の半導体装置。 - 【請求項５】 ゲート電極に沿う開口を形成する工程
と、 前記開口から不純物を導入して、前記第２の電界効果ト
ランジスタにおける前記部分を形成する工程と、 前記部分を形成した後に、絶縁膜から成る側壁を前記開
口の内側面に形成する工程とを有することを特徴とする
請求項１〜４の何れか１項に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15266494A JPH07335881A (ja) | 1994-06-10 | 1994-06-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15266494A JPH07335881A (ja) | 1994-06-10 | 1994-06-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335881A true JPH07335881A (ja) | 1995-12-22 |
Family
ID=15545395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15266494A Pending JPH07335881A (ja) | 1994-06-10 | 1994-06-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335881A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134743A (ja) * | 2000-10-24 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1994
- 1994-06-10 JP JP15266494A patent/JPH07335881A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134743A (ja) * | 2000-10-24 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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