CN1185038A - 半导体器件 - Google Patents
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Abstract
一种半导体器件包括晶体管和保护电阻元件。晶体管有形成在半导体基片表面上分别为源极和漏极的第一导电型第一和第二杂质区,通过栅绝缘膜形成在第一和第二杂质区所夹沟道区上的栅极。保护电阻元件有在基片表面上形成与第二杂质区以预定距离隔开的第三杂质区,穿过第二和第三杂质区所夹区表面绝缘膜在基片上形成的控制极,在第二和第三杂质区所夹表面内基片表面上形成,并与它们接触的第一导电型阱。控制极与第二杂质区连接。
Description
本发明涉及一种具有CMOS(互补金属氧化物半导体)结构的半导体器件，尤其是具有作为输入输出保护电路的保护电阻元件的半导体器件。
常规的半导体具有一设置在输入端和内电路之间的保护电阻元件用于保护内电路。图3示出了这样一个常规半导体器件。参照图3，在有一主平面3的P-型硅基片1的表面形成一P型阱5。在P-型阱5中形成一具有n沟道MOS结构的晶体管52。形成一由隔离区与P型阱与分开的第一n型阱4，在第一n型阱4中形成具有P沟道MOS结构的晶体管51。
邻近P型阱5形成一第二n型阱6。第二n型阱6作为充当保护电路的保护电阻元件53的扩散层。各个区域是被硅氧化膜2分区的。硅氧化膜2是通过使用选择的氧化，例如LOCOS(硅的局部氧化)，在基片1上选择地形成的。硅氧化膜2离基片1的主表面3有例如400nm(毫微米)的深度，且其总厚度为800nm。
在晶体管51中，在对应于第一n型阱4的基片1主表面3内形成P+型源极12、P+型漏极13和n+型基片接触区11。通过厚为30nm-50nm的栅绝缘膜21在第一n型阱的沟道区31内形成多晶硅栅极22。为遮住栅极22的两侧形成一侧壁29。
在晶体管52中，在对应于P型阱5的基片1的主表面内形成一n+型源极15、作为漏极的一n+型杂质区16和一P+型基片接触区14。通过厚为30nm-50nm的栅绝缘膜23在P型阱5的沟道区32形成一多晶硅电极24。为遮住栅极24的两侧形成另一侧壁29。
在保护电阻元件53中，第二n型阱6是与第一n型阱4同步扩散形成的。在表面区33中第二n型阱6的n型杂质浓度是1×1015cm-3，该杂质浓度确定电阻元件的电阻。对应于第二n型阱6在基片1的主表面3内形成一n+型杂质区17。在晶体管52的P型阱5中形成的杂质区16延伸到第二n型阱6中。
通过厚为10nm-70nm的绝缘膜25，在表面区33内(沟道)形成多晶硅控制电极26，作为抵挡在第二n型阱6中电流的一电阻。为遮住控制电极26的两侧，形成另一侧壁29。
源极12、基片接触区11和晶体管51的栅极22、及保护电阻元件53的控制电极26与电源线41连接，对它们施加作为高电势电源电压的正电压VDD。源极15、基片接触区14和晶体管52的栅极24通过地线44与作为低电势电源电压的地电势VGND连接。
保护电阻元件53的杂质区17和晶体管51的漏极13连接到输入接点42和与内电路连接的输出接点43之间。即，上面所述的保护电路连接在外部输入端和内电路之间。
按照以上的结构，当从外部施加一异常电压时，上面所述的保护电路被设定在一恢复状态以使异常电压流至地线44。在晶体管的栅绝缘膜构成的内电路击穿之前，在恢复状态起作用时，内电路则得到保护。
作为漏极的杂质区16和晶体管52的n+型源极15分别与n-型区16′和n-型区15′连接以形成LDD(线性延迟失真)结构。同样，在保护电阻元件53中，杂质区17和杂质区16通过控制电极26下面的一区与n型区17′和n-型区16′连接，因此形成一LDD结构。
这些LDD结构均化了杂质浓度梯度以调和施加至它们的电场。n+型区和n+型源极和漏极是同步形成的，它们的n型表面杂质浓度是5×1020Cm3。构成LDD的n-型区的表面杂质浓度是1×1017cm-3。
通过采用硅化物结构，为实现高速操作通过自对准并通过使用硅氧化膜2和相应侧壁29作为掩膜，在形成预期源极和漏极的每个P+和n+型区的表面上形成一硅化物膜30。同样，通过使用相应侧壁29作为掩膜，在每个硅栅电极的上表面通过自对准形成另一硅化物膜30。
随着近来在操作速度和CMOS半导体器件微图案形成的发展中这种硅化物构形已变成必需的。根据硅化物形成技术，为实现MOS晶体管的较高运行速度，当一层耐热的金属膜被形成在包括一源极、一漏极和类似电极的硅基片表面上时，并且是形成在硅栅极的表面上并被热处理过时，在这些表面上的硅化物薄膜可以通过自对准以降低它们的表面电阻。
如上所述，由于在基片1上形成了保护电阻元件53，所以输入到晶体管52漏极16的信号通过保护电阻元件53。其结果，即使输入到漏极16的信号是一异常电压，也产生一电压降，从而防止晶体管52被加上一高电平异常电压。
由于在保护电阻元件53的扩散层表面上形成一栅极结构(控制电极26)，即使采用硅化物结构，在这个表面区也不能形成硅化物膜。因此也可相应地避免该表面区电阻不需要的下降，以致依据具有一小区域的扩散层(第二n型阱6)就能获得大到足以降低涌浪电压峰值的预定电阻值。
为避开硅化物膜的形成，可以构成像元件隔离区那么厚的氧化膜。在这种情况下，由于在厚的氧化膜的端部上形成的鸟嘴形尖头，所以需要有额外区域。那么在每一边上氧化膜扩延0.5μm。然而，实际上由于在保护电阻元件53的扩散层的表面区形成的仅是一层厚约10nm-70nm的薄栅绝缘膜，所以这个额外区可以被忽略。其结果，使集成度进一步增加。还有，也不会在厚氧化膜端部产生由晶体无序引起的不适宜的载流子抑制。
当保护电阻元件53的控制或栅极26被维持在一固定电势时，这个保护电阻元件53成为具有一稳定电阻的保护电阻元件。具体地说，在常规保护电阻元件扩散层的表面形成某一绝缘膜，例如，隔离层间膜或钝化膜。在这种情况中，作为n型扩散层的载流子的电子被诸如硅氧化膜的绝缘膜所抑制，那么，流过确定电阻的扩散层的表面区的电流变化且输出特性起伏。与此相对，如果保护电阻元件53的控制电极26被固定在如VDD的正电势，那么不会产生这样的不适宜情况。
保护电阻元件53是形成在将作为源极的晶体管51和52中晶体管52的杂质区16和输出接点43(输入接点42)之间。与此相对，晶体管51的漏极13是不通过保护电阻元件53直接连到输入接点42。
这样做的原因如下。由于n沟道MOS晶体管的多数载流子是电子，它的迁移率较大而且MOS晶体管可以很容易地设在恢复状态。那么，P型阱的电势(基片的电势)增加且ESD(静电损伤)击穿电压趋于降低。与此相对，在P沟道MOS晶体管中，由于多数载流子是空穴，所以MOS晶体管不易设在恢复状态，而且ESD击穿电压也高于n沟道MOS晶体管。对于P沟道MOS晶体管，通过采用保护电阻元件其可靠性进一步提高。
上面所描述的常规结构中存在下面不适之处。在上面的结构中，保护电阻元件53的控制电极26与电源线41连接并且固定在正电压VDD，VDD是高电势电源电压。因此，随着电源线41的电势从0变到VDD，第二n型阱6和控制电极26之间的电势VDD变到0，另外n型阱的电阻也变化。常规的结构设计是困难的。
假如电源线41的电势变为基本上等于地电势，而且对地线44施加一正的波动。在这种情况下，当输入接点42的电势增加时，一个应力被加至第二n型阱6和控制极26之间的薄隔膜25上，且载流子被绝缘膜25抑制。当载流子以这种方式被抑制时，第二n型阱6的电阻变化。在最坏的情况中，产生第二n型阱6和控制电极26间绝缘膜25的击穿。
在常规的结构中，由于在基片1上形成了保护电阻元件53，可以向内电路输入较高电势。因此，当加上一波动时，由于流入保护电阻元件53的电流引起的电压增加，一较高的电压不时地输入到内电路。在这种情况下，内电路没有被保护，而且在最坏的情况下，构成内电路的晶体管的栅绝缘膜可能被击穿。
本发明的目的是提供一种易于设计并且能在任何情况下得到异常电压保护的半导体器件。
为实现上述目的，根据本发明提供了一种半导体器件，它包括一场效应晶体管和保护电阻元件，场效应晶体管具有在半导体基片表面上形成并分别作为源极和漏极的第一导电型的第一扩散层和第二扩散层，和通过一栅绝缘膜在第一和第二扩散层之间相夹的一区域上形成的一栅极，半导体器件还包括形成在半导体基片表面上以一预间距离与第二扩散区分隔开的具有第一导电型的第三扩散层的保护电阻元件，通过夹在第二和第三扩散层的之间区域的绝缘膜在半导体基片上形成的一控制极，在第二和第三扩散层间所夹区域中半导体表面上形成的第一导电型的阱以形成与第一和第三扩散层的接触，其中控制极与第二扩散层连接，该阱的杂质浓度低于第二和第三扩散层的浓度。
图1A是本发明第一实施例半导体器件主要部分的剖视图；
图1B是图1A所示半导体器件的一种变化形式的主要部分剖视图；
图2A是沿图2B的A-A′线的剖视图；
图2B是本发明第二实施例半导体器件的主要部分剖视图；
图3是常规CMOS电路的主要部分的剖视图。
下面将参照附图对本发明进行详细的描述。
第一实施例
图1A示出了本发明第一实施例半导体器件的主要部分。第一实施例的特征在于控制电极126与杂质区117连接，除此之外，第一实施例的结构是与上面所述常规结构相同的。
参照图3，在有一主平面103的P-型硅基片101的表面上形成一P型阱105。n沟道MOS结构的晶体管152形成在P型阱105内。第一n型阱104是由一隔离区与P型阱105分隔开构成的，在第一n型阱104中形成一P型MOS结构晶体管151。
第二n型阱106是相邻于P型阱105构成的。第二n型阱106作为用作保护电路的保护电阻元件153的扩散层。各个区是由通过使用选择的如LOCOS的氧化而在基片101上选择形成的硅氧化膜102分区的。硅氧化膜102与基片101的主表面103有例如400nm的深度，并且形成800nm的总厚度，第二n型阱106可以形成在控制电极126下面的一区域，控制极126并夹在杂质区116(后面将描述)和杂质区117之间与它们相邻。
在晶体管151中，在与第一n型阱104对应的基片101的主表面103形成一P+型源极112、一P+型漏极113和一n+型基片接触区111。通过原为30nm-50nm的栅绝缘膜123在第一n型阱104的沟道区131上形成一多晶硅栅极122。形成一侧壁129以遮住栅极122的两侧。
在晶体管152中，在与D型阱105相对应的基片101的主表面103中形成一n+型源极115，作为漏极的n+型杂质区116和一P+型基片接触区1 14。通过厚为30nm-50nm的栅绝缘膜123在P型阱105的沟道区132上形成多晶硅栅极124。为遮住栅极124的两侧形成另一侧壁129。
晶体管151和152是形成在基片101上以夹住元件隔离区102，接着晶体管152形成保护电阻元件153。
在保护电阻元件153中，第二n型阱106是与第一n型阱104同步扩散构成的。在表面区133中确定电阻元件的电阻的第二n型阱106的n型杂质浓度是1×1015cm-3。在对应于第二n型阱106的基片101的主表面中形成n+型杂质区117。在晶体管152的P型阱105中形成的杂质区116扩散进第二n型阱106。
多晶硅控制极126通过厚10nm-70nm的绝缘膜125形成在夹在第二n型阱106的第一和第二杂质区116和117之间的表面区133(沟道)内。为遮住控制极126的两侧形成另一侧壁129。在保护电阻元件153中，控制极126，杂质区116和117及在形成有控制极126的绝缘膜125下面的表面区133构成MOS晶体管。
晶体管151的源极112、基片接触区111和栅极122与电源线141连接，而且作为高电势电源电压的正向电压VDD被提供给它们。晶体管152的源极115、基片接触区114和栅极124通过地线144与作为低电势电源电压的地电势VGND连接。
在第一实施例中，外部信号被输入到控制极126和连接于输入接点142的保护电阻元件153的杂质区117，并到晶体管151的漏极130。晶体管151的P+型漏极113连接到与内电路连接的输出端143。
按照上面的连接结构，当电源线141的电势变为基本等于地电势时，即使对地线144施加一正的浪涌电势，由于控制极126被设在与杂质区117的电势相同的电势，所以不会有任何应力施加于绝缘膜125。
第二n型阱106和控制极126之间的最大电势差大约为1/10 VDD。用作保护电阻元件153的电阻的第二n型阱106的电阻变化是很小的，易于设计。
将描述在第二n型阱106的电阻变化，作电阻用的第二n型阱106的电导率主要是由电子(载流子)的漂移电流确定的。漂移电流Ie是下面的公式(1)确定的：
Ie＝e·n·μe·F＝e·n·ve (1)
这里e是基本电荷，n是电子密度，μe是电子迁移率，Ve是漂移的速度，F是电场，应注意在此情况下电场F是(漏极电压—源极电压)/栅极长度。
电子密度根据控制电极126和第二n型阱106之间的电势差而变化。当栅极电压高于漏极电压时，在栅极下面的区域内形成一电子积聚层，另外电子密度也相应增加。更具体地说，当漏极电压根据栅极电压变化时，控制电极126下面的电子密度变化，而且在第二n型阱106中的漂移电流变化。
然而，如上面所述，由于控制电极126是与杂质区117且第二n型阱106的电阻因此而变化。(漏极)连接并将被设在与杂质区117相同的电势，所以第二n型阱106的电阻不改变。
根据第一实施例，由于控制极126与杂质区117连接，所以表现为保护电阻元件153的电阻功能的第二n型阱106的电阻基本上不变。即使正的浪涌电压被加至地线144，也没有任何应力施加至绝缘膜125。
在第一实施例中，由于对内电路的输入是从杂质区116中取出的，尽管存在保护电阻元件153，没有任何不必要的高电势将被加至内电路。
控制极126和杂质区117的连接最好是在第二n型阱106的区域中实现。这是由于下面的原因。当一正的浪涌电压被施加到地线144时，如果连接部分(接触区)位于第二n型阱106之外的P型区，由于这个P型区被固定为地电势，所以施加到控制极126和杂质区117之间连接部分的高电场将击穿它。
与此相反，如果控制极126和杂质区117的连接是在第二n型阱106上区域内实现，由于第二n型阱106和连接部分是在同一电势上，所以连接部分不会造成击穿。
虽然已被描述的第一实施例涉及了用于电源保护使用CMOS晶体管的一保护电路，但是本发明不限于此。如图1B所示，在图1A中所示的结构可以用于信号输出保护。
参照图1B，源极112和基片接触区111与电源线141连接，栅极122和栅极124与输入接点142连接，源极115和基片接触区114通过地线144与作为低电势电源电压的地电势VGND连接。漏极113杂质区117和控制极126与输出端143连接。
按照这种结构，作为CMOS晶体管的保护电阻元件用于响应来自输入接点142的信号输入输出一内部信号，并作为保护电路抑制由输出端143混入的浪涌电压。
第二实施例
图2A示出了本发明第二实施例的半导体器件的主要部分。第二实施例的特征在于在晶体管152的源极115下面形成一第三n型阱105′。
参照图2A，第一n型阱104，P型阱105和第二n型阱106是成形于由用作为基片101的元件隔离的硅氧化膜102所分区域的预定位置。第二n型阱106与P型阱105相邻。
在第二实施例中，晶体管151的成形区和晶体管152的成形区以及保护电阻元件153是分别被隔离保护环111a和114a环绕的。保护环111a是基片101的主表面103构成的n+型杂质区，保护环114a是基片101的主表面103构成的P+型杂质区。
如图2B所示，保护环111a成形以围绕具有P沟道MOS结构的晶体管151。保护环114a成形以围绕具有n沟道MOS结构的晶体管152和保护电阻元件153。图2A示出了图2B沿A-A′线的剖面。
电极线(未画出)是从源极112、源极115和漏极113穿过硅氧化膜130引出的。电极线通过多个具有预定尺寸接点与各自的连接区连接。换句话说，一个接点可被形成以基本上覆盖各接触区的整个接触区，不同的电极线可以通过相应的接点相互连接。这就降低了接触区的电流密度并使电流流动均匀，产生出较高的保护能力。
图2B示出了半导体器件是由两个P沟道MOS晶体管，两个n沟道MOS晶体管和两个保护电阻元件构成的一种情况。具体地说，在第一n型阱104上由保护环111a环绕的区域中，形成由源极112a、漏极113和栅极122a构成的一晶体管和由源极112、漏极113和栅极122构成的晶体管15i。
在由保护环114a围绕的区域中，由源极115、作为漏极的杂质区116和栅极124构成的晶体管和由源极115a，作为漏极的杂质区116a和栅极124a构成的晶体管152分别形成在P型阱105和P型阱105a上。
此外，由杂质区116，杂质区117和控制极126构成的保护电阻元件153和由杂质区116a，杂质区117和控制极126a构成的另一保护电阻元件153形成在第二n型阱106上。
在第二实施例中，在n沟道MOS晶体管152的下面形成第三n型阱105′。第三n型105′的杂质浓度低于源极115的浓度。
按照第二实施例，虽然采用了保护环结构，但是控制极126是以与第一实施例相同的方式与杂质区117连接。因此表现为保护电阻元件的电阻作用的第二n沟道阱106的电阻基本不变。即使向地线144施加一正的浪涌电压，也不会对绝缘膜施加任何应力。
在常规的结构中，当施加一浪涌电压时，由于流入保护电阻元件的电流引起的电压增高，所以一个较高的电压可能被输入到内电路。在第二实施例中，对内电路的输入是以第一实施例中相同的方式从杂质区116中取出的。因此，尽管有保护电阻元件153的存在，也没有任何不需要的高电势将被施加到内电路。
第二实施例中，由于形成了第三n型阱105′，保护电路的安全性能够进一步提高，具体地说，在这个半导体器的保护电路中，当一正的浪涌电压被加至地线144时，该浪涌电压可以用下述的方式滤除。
当一正的浪涌电压被加至地线144时，作为晶体管152漏极的杂质区116的栅极端产生击穿，且浪涌电流器由输入接点142-第二n型阱106-杂质区116-P型阱105(基片1)-基片接点(保防环114a)的路径流动。
由于P型阱105的电阻，如果流入P型阱105的电流增加，P型阱105的电势增加将是高于地电势。当P型阱105的电势增加时，由源极115和P型阱104构成的p-n结(二析管)的电势差超过固有电势以形成正向偏置。当这个p-n结形成正向偏置时，由晶体管152的漏极/p型阱/源极构成的寄生npn双极晶体管工作，且该浪涌的电流也沿着输入接点142-第二n型阱106-杂质区116-P型阱105-源极115的路径流出。
在P型阱105(基片101)和晶体管152之间p-n结固有电势越低，在这个p-n结就越容易发生击穿。如果第三n型阱105′被形成在源极115下面以具有比源极115低的杂质浓度，那么在第三n型阱105′和P型阱105(基片101)之间介面上形成较低的固有电势状态。所以在这个介面形成的二极管趋向于很容易地形成正向偏置，较易产生恢复状态。
如图1A所示，本发明半导体器件的结构不限于输入保护而且也同样可用于输出保护。如前面所述，理所当然的由输入保护电路保护的内电路可以与保护电阻元件连接。
虽然在上面所述的实施例中设置了同样导电型的一个或两个晶体管，但本发明是不限于此的。可以设计成并联的多个晶体管阵列，每个晶体管阵列有相同导电型的三个或多个晶体管。
如果仅是要使用一个晶体管，栅极的宽度必须增加。这使元件的排列混乱并且影响集成度的增加。与此相反，如果使用多个晶体管，集成度可进一步增加。应注意在这种情况下，在设定一恢复状态时，各个不同保护电阻元件的电阻必须被设定为致使导致恢复状态的电压低于与保护电阻元件连接的晶体管中产生击穿的电压。
更具体地说，当保护电阻元件是以这种方式连接时，而且恢复状态和击穿状态之间产生的电压被设定为等于或低于恢复状态起作用时的电压时，即使一个晶体管恢复状态被设为优先于其它晶体管的恢复状态，那么多个其它分开的晶体管也可被设在恢复状态。如果所有的晶体管被设定在恢复状态，那么该浪涌可以均匀地分散开。
如上面所描述的，根据本发明，由于通过一保护电阻元件将一信号输入到场效应晶体管的漏极，所以即使它是一异常电压它所产生一电压降，所以防止了高电平的异常电压直接施加到场效应晶体管。作为电阻的阱的电阻不会很大地改变。其结果，保护电阻元件的电阻不易变化，而且保护电阻元件的设计更进一步简化。
当电源线的电势基本上等于地电势时，即使对地线施加正的浪涌电势，也没有任何应力施加到控制极下的绝缘膜，且载流子将不会被绝缘膜抑制。其结果不会轻易地产生由载流子抑止引起的阱电阻的变化。而且绝缘膜的击穿电阻可以提高。
更具体地说，按照本发明，设计更进一步简化，作为保护电路的功能在任何情况下都不易被削弱。由于较高的电势没被输入至内电路，所以内电路在任何情况下都能够得到保护。
Claims (7)
1.一种半导体器件，其特征在于它包括：
一场效应晶体管(152)，它具有形成在半导体基片(101)表面上分别作为源极和漏极的第一导电型的第一和第二扩散层(115，116)，该半导体器件还包含通过一栅绝缘膜(123)在所述第一和第二扩散层所夹区域(132)上形成的一栅极(124)；及
一保护电阻元件(153)，它具有形成在所述半导体基片表面上以一预定距离与所述第二扩散层分开的第一导电型的第三扩散层(117)，通过绝缘膜(125)在所述第二和第三扩散层间所夹区域(133)内所述半导体基片上形成的一控制极(126)，及在所述第二和第三扩散层间所夹所述区(133)内所述半导体基片表面上形成的第一导电型阱(106)，其与所述第二和第三扩散层形成接触，
其中所述的控制极是与所述第二扩散层连接，而且所述阱的杂质浓度低于所述第二和第三扩散层的浓度。
2.根据权利要求1所述的半导体器件，其特征在于还包括另一个第一导电型的阱，它形成在所述第一扩散层下面并与其形成接触，它的杂质浓度低于所述第一扩散层的杂质浓度。
3.根据权利要求1所述的半导体器件，其特征在于还包括第二导电型的扩散层构成的保护环(111a，114a)，它形成在所述半导体基片表面上以围绕形成所述场效应晶体管和所述保护电阻元件的区域。
4.根据权利要求1所述的半导体器件，其特征在于，其中所述保护电阻元件的电阻值被设定为致使在所述保护电阻元件被设为恢复状态时的电压变为低于所述场效应晶体管产生击穿时的电压。
5.根据权利要求1所述的半导体器件，其特征在于其中所述的第一至第三扩散层和将与其连接的线电极通过可连接区的整个部分相接触。
6.根据权利要求1所述的半导体器件，其特征在于其中所述控制极和所述第三扩散层之间连接部分被设在所述保护电阻元件的所述阱的区域上。
7.一种半导体器件，其特征在于它包括：
一场效应晶体管(152)，它具有通过一栅绝缘膜(123)形成在半导体基片(101)上的一栅极(124)，及形成在所述半导体基片表面上以夹置所述栅极下面的一区域并分别作为源极和漏极的第一和第二扩散层(115，116)；
一端与所述第二扩散层连接的保护电阻元件(153)；
用于外部信号输入连接到所述保护电阻元件另一端的一输入接点(142)；及
连接于所述第二扩散层以根据输入的外部信号输出信号的一输出端(143)。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997020348A1 (en) * | 1995-11-30 | 1997-06-05 | Micron Technology, Inc. | Structure for esd protection in semiconductor chips |
| JP3317345B2 (ja) * | 1999-07-23 | 2002-08-26 | 日本電気株式会社 | 半導体装置 |
| JP3430080B2 (ja) * | 1999-10-08 | 2003-07-28 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US6399990B1 (en) * | 2000-03-21 | 2002-06-04 | International Business Machines Corporation | Isolated well ESD device |
| JP3467689B2 (ja) * | 2000-05-31 | 2003-11-17 | セイコーエプソン株式会社 | 静電気保護回路が内蔵された半導体装置 |
| US6563175B2 (en) * | 2001-09-24 | 2003-05-13 | Texas Instruments Incorporated | NMOS ESD protection device with thin silicide and methods for making same |
| US7638847B1 (en) * | 2002-11-14 | 2009-12-29 | Altera Corporation | ESD protection structure |
| JP4808044B2 (ja) * | 2006-02-24 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 半導体バルク抵抗素子および半導体バルク抵抗素子を有するモジュール |
| JP5210414B2 (ja) * | 2011-04-26 | 2013-06-12 | シャープ株式会社 | 半導体装置 |
| JP6432201B2 (ja) * | 2014-03-17 | 2018-12-05 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US9344078B1 (en) * | 2015-01-22 | 2016-05-17 | Infineon Technologies Ag | Inverse current protection circuit sensed with vertical source follower |
| JP6828588B2 (ja) * | 2017-05-22 | 2021-02-10 | 株式会社ソシオネクスト | 半導体装置 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4757363A (en) * | 1984-09-14 | 1988-07-12 | Harris Corporation | ESD protection network for IGFET circuits with SCR prevention guard rings |
| JPS61131476A (ja) | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 半導体装置 |
| US4763184A (en) * | 1985-04-30 | 1988-08-09 | Waferscale Integration, Inc. | Input circuit for protecting against damage caused by electrostatic discharge |
| FR2598852B1 (fr) * | 1986-05-16 | 1988-10-21 | Eurotechnique Sa | Dispositif de protection d'entree pour circuits integres en technologie cmos. |
| US5270565A (en) * | 1989-05-12 | 1993-12-14 | Western Digital Corporation | Electro-static discharge protection circuit with bimodal resistance characteristics |
| JP2854900B2 (ja) | 1989-12-13 | 1999-02-10 | 富士通株式会社 | 半導体装置 |
| DE69231494T2 (de) * | 1991-12-27 | 2001-05-10 | Texas Instruments Inc | Vorrichtung für ESD-Schutz |
| FR2689317B1 (fr) * | 1992-03-26 | 1994-06-17 | Sgs Thomson Microelectronics | Circuit integre constituant un reseau de diodes de protection. |
| US5838033A (en) | 1993-09-08 | 1998-11-17 | Lucent Technologies Inc. | Integrated circuit with gate conductor defined resistor |
| JPH07161990A (ja) | 1993-11-22 | 1995-06-23 | Nec Corp | 半導体装置 |
| DE4341170C2 (de) * | 1993-12-02 | 2001-05-03 | Siemens Ag | ESD-Schutzstruktur für integrierte Schaltungen |
| JP2737629B2 (ja) | 1993-12-28 | 1998-04-08 | 日本電気株式会社 | Ｃｍｏｓ構成の出力回路を有する半導体装置 |
| US5477413A (en) * | 1994-01-26 | 1995-12-19 | Cypress Semiconductor Corp. | ESD protection structure for P-well technology |
| US5576557A (en) * | 1995-04-14 | 1996-11-19 | United Microelectronics Corp. | Complementary LVTSCR ESD protection circuit for sub-micron CMOS integrated circuits |
| US5623156A (en) * | 1995-09-28 | 1997-04-22 | Cypress Semiconductor Corporation | Electrostatic discharge (ESD) protection circuit and structure for output drivers |
| US5701024A (en) * | 1995-10-05 | 1997-12-23 | Cypress Semiconductor Corp. | Electrostatic discharge (ESD) protection structure for high voltage pins |
| US5811856A (en) * | 1995-11-13 | 1998-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout of ESD input-protection circuit |
| US5751042A (en) * | 1996-02-15 | 1998-05-12 | Winbond Electronics Corporation | Internal ESD protection circuit for semiconductor devices |
-
1996
- 1996-12-11 JP JP33078396A patent/JP3169844B2/ja not_active Expired - Lifetime
-
1997
- 1997-12-09 EP EP97250368A patent/EP0848425B1/en not_active Expired - Lifetime
- 1997-12-09 DE DE69722150T patent/DE69722150T2/de not_active Expired - Fee Related
- 1997-12-09 TW TW086118531A patent/TW417161B/zh not_active IP Right Cessation
- 1997-12-10 US US08/988,474 patent/US6191454B1/en not_active Expired - Lifetime
- 1997-12-11 KR KR1019970067657A patent/KR100260982B1/ko not_active IP Right Cessation
- 1997-12-11 CN CN97121893A patent/CN1127142C/zh not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107306129A (zh) * | 2016-04-18 | 2017-10-31 | 台湾类比科技股份有限公司 | 集成电路的输出级电路 |
| CN107306129B (zh) * | 2016-04-18 | 2020-09-29 | 台湾类比科技股份有限公司 | 集成电路的输出级电路 |
Also Published As
| Publication number | Publication date |
|---|---|
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