經濟部中央橾準局貝工消费合作社印製 A7 B7五、發明説明（，） 本發明有關一種具有一CMOS (互補型金藝氧化物半専體） 结櫞之半導體裝置，且較特別地係一種具有一作為一铕 入/輸出保護鼋路之保護性電阻元件之半導體裝置。 習知之半導體裝置具有一保護性電砠元件安排於一輸 人端與一内部電路之間Μ保護該內部電路，第3圖顯示 此一習知之半導體裝置·參照第3圖，一 ρ型畊5偽形成 於一具有扁平主表面3之Ρ -型矽基體1之表面中；一具 有一η通道M0S结構之電晶體52係形成於Ρ型拼5之中； 一第一 η型阱4係由一隔離區分離自Ρ型阱5而形成； 以及一具有一 Ρ通道M0S結構之電晶體51儀形成於第一 η 型阱4之中。 —第二η型阱6係形成毗鄰於Ρ型阱5,該第二η型阱 6作為一當作保護性電路之保護性電姐元件53之擴散層 :諸假別區係由氧化矽膜2所分隔，該氧化矽膜2係 選擇性地_使用例如LOCOS(矽之局部氧化法）之選擇性氧 化法來形成，該氧化矽膜2具有一例如40 Οηπ之深度自 基體1之主衷面3,且胗成具有之總厚度。 於電晶體51之中，一p +型汲極13,及一n +型基體接觸 區Ufe形成於相對應該第一 η型阱4之基體1之主表面3 之中；一多晶矽閛極電極22偽透過一具有30nn至50nn厚 度之Μ極絕緣祺21而彤成在該第一 η型阱4之一通道區31 之中；一側壁29形成覆蓋該閘極電極22之兩側。 於電晶體52之中，一 η +型源極15, —作為汲極之η +型 -3 - (請先閲讀背面之注意事項再填寫本頁) 裝. —訂 本紙張尺度適用中國國家標準（CNS ) Α4現格（210X 297公釐） 經濟部中央橾準局貝工消費合作社印簟 417161 A7 B7 五、發明説明（> ) 雜質區16,及一P +型基體接觸區14係形成於相對應P型 阱5之基體1之主表面中；一多晶矽閘極電極24係透過 —具有30nm至50η*厚度之閘極絕緣膜23形成於該P型阱 5之一通道區32之上；另一側壁29形成覆蓋該閘極電極 24之兩側。 於該保護，11電阻元件53之中，該第二η型阱6係藉擴 散而與第一 η型阱同時地形成，其中在表面區33中確定 電阻元件之電阻的第二η型阱6之η型雜質濃度係IX 10 15cnT3; — η +型雜質區17係形成於相對應該第二η型 阱6之基體1之主表面3之中，在18晶體52之ρ型阱中 所形成之雜質匾16延伸至該第二η型阱6之中。 一多晶矽控制«極26係形成於表面區33(通道）之中， 作為一阻擄第二η型阱6中之電流通過一具有10 nm至70 厚度之絕緣膜25之電阻器；又一側壁29形成覆蓋該控制 霣極26之兩俩。 源極12,基《接觸匾11，及電晶體51之閛極電極22, 以及保護性«阻元件53之控制霣極26係連接於一窜源線 41,而一為高«位之霣«供應«壓之正®至ν%施加至 它們；源極15,基tt接觸區14,及電晶體52之閛極電極 24係透遇一 GND(接地）線44連接於一為低電位電源供應 «壓之接地«位VeND。 保護性電阻元件53之雜質區17及®晶«51之汲極13係 連接於一_入接點42與一連接於一内部«路之输出接點 43之間，也躭是說，上述保護性電路係連接而懸於一外 -4 - 本紙張尺度適用中國國家檁率（CNS > Α4ΛΙ格（210X297公釐） T -------- (請先閲讀背面之注意事項再填寫本頁) 訂 417161 A7 B7 經濟部中央揉準局貝工消費合作社印裝 五、發明説明（ h ) 1 1 部 輸 入 與 内 部 電 路 之 間 〇 1 1 1 上 述 之 安 排 » 當 一 不 正 常 之 電 壓 從 外 部 施 加 時 上 1 1 述 電 路 係 Μ 一 强 回 之 吠 態 來 設 定 >x 流 通 該 不 正 常 之 電 懕 /-—v 請 4r | 至 GND 媒 44 , 當建構內部電路之電晶體之閘極絕緣膜造成 閲 讀 J 崩 潰 之 前 該 彈 回 之 狀 態 係 有 效 的 9 而 保 護 該 内 部 電 路 〇 背 之 1 1 作 為 汲 極 之 雜 質 區 16及 電 晶 體 52之 η + 型 源 極 15分 別 地 注 意 1 I 幸 埋 接 到 一 η 型 區 16 ，及- -η -型區15 ’ Μ 形 成 —· LDD结構， 同 項 再 I * 樣 地 » 在 該 保 護 性 電 阻 元 件 53之 中 » 雜 質 區 17及 雜 質 區 S' 寫 本 "1 裝 16係 分 別 地 透 過 控 制 電 極 26之 内 之 — 區 而 連 接 於 —* η - 型 頁 1 1 區 1 7 ’及η -型區16 ’ * 因 而 形 成 一 LDD结構 ·> I 1 該 等 LDD结構使雜質灌度之梯度平滑Μ穩定所施加之電 1 1 場 η + 型 區 及 η + 型 源 極 與 汲 極 係 同 時 地 形 成 >λ 及 其 η 1 訂 型 表 面 之 雜 質 濃 度 係 5 X 1 0 而建構LDD之 η 一 型 區 1 之 表 面 雜 質 灌 度 係 1 > < 1017c n 3 > 1 1 藉 利 用 矽 化 物 之 形 成 $ —. 矽 化 物 m 30係 由 白 行 對 齊 而 1 I 形 成 * 用 以 達 成 高 操 作 速 率 於 各 Ρ + 及 η + 型 區 之 表 面 上 » 1 而 該 Ρ + 及 η + 型 區 係 利 用 氧 化 矽 臢 2 及 相 對 應 之 两 壁 29作 | 成 遮 軍 來 形 成 期 望 之 源 極 及 汲 極 f 同 樣 地 參 另 一 矽 化 物 I 膜 30依 由 白 行 對 齊 鞴 使 用 相 對 應 之 側 壁 29作 為 遮 罩 而 形 1 1 成 於 各 矽 閛 極 電 極 之 上 方 表 面 之 上 〇 |. 此 矽 化 物 巳 根 據 近 來 在 操 作 m 率 上 之 增 加 及 CMOS 半 導 1 體 裝 置 之 撖 型 製 作 案 而 呈 獮 要 〇 根 據 矽 化 物 之 形 成 技 vf 1 術 * 當 一 射 火 性 金 靨 m 形 成 於 含 有 一 源 極 9 一 汲 極 9 及 1 I 類 U 物之 矽 基 體 之 表 面 上 • Μ 5- 及 形 成 於 矽 m 極 電 極 之 1 1 1 ) 1 1 本紙張尺度適用中國B家梂率（CNS ) A4规格（2丨OX297公釐） Α7 Β7 經濟部中央橾準局員工消費合作社印裂 五、發明説明) 表囿上，且予Μ退火用K達成一 MOS電晶體之較高的操作 速率，矽化物薄膜可由自行對齊而肜成於該等表面上>乂 降低該等之表面電阻。 如上述，由於保護性電阻元件53係形成於基體1之上 •輸入至電晶體52之汲極16之信號會穿過該保_性電姐 元件53，結果，會發生一電壓降落即使输入至极極〗6之 信號係一不正常之電壓時，使得高準位之不正常電壓會 被防止胞加至電晶體52。 因為閘極電極之結構（控制電極26)係肜成於該保護性 電姐元件53之擴敗層的表面上，即使利用矽化物之形成 ，矽化物膜也不會形成在此表面厘之中，可因而避免表 面區之電阻所不欲之降低，使得可ΜΜ —具有小區域之 擴散層（第二ri型畊6)來取得足夠大的預定電阻Μ減少 遽增電壓之峰值。 為避免矽化物瞑之形成，可肜成一厚度如元件隔離區 —樣的氧化物膜。於此例中，因為厚氧化物膜之末端部 分上所形成之鳥喙之故，所Μ需要一額外之區域，接著 ,氧化物膜在各側延伸(微米），然而實際上只有 一約lOOnm(奈米）至70nm(奈米）厚度之薄的閘極絕緣膜 形成於保護性電阻元件53之擴敗層之表面區之中，故可 去除此額外之部分，结果，使積體程度進一步地增加， 同時.不會發生有由厚氧化物膜之末端部分處晶體之雜 亂所造成載子捕捉之不便。 當保_性電阻元件53之控制或閘Μ電極26維持於一固 -6 - —7 ,¾-- (請先閱讀背面之注意事項再填寫本頁) 訂 i線 -—^1 本紙張尺度適用中國國家標準（CNS ) A4规格（2丨0/ 297公嫠） 417161 經濟部中央棣準局負工消费合作杜印製 A7 ______ B7五、發明説明（ί ) 定電位時.此保護性電阻元件53形成一具有稞定電砠元 件，較特刖地.例如，一絕緣内層膜或被動膜之某一絕 緣膜係形成於一習知保護性電阻元件之擴敗層之表面上 。於此例中，作為ri型擴散層之載子係由例如氧化矽膜 之涵緣膜所捕捉，接著，流經確定電阻之擴敢層之表面 區之電流會改變，而輸出特性變動。相對於此，若保護 性電砠元件53之控制電極26係固定於例如正電位之VDD .則此一不便並不會發生。 該保護性電姐元件53係形成於輸出接點43(輸入接點 42)與作為期望源極之電晶體51及52之電晶體52之雜質 區16之間。相對於此，電晶體51之汲極13係直接地連接 於输入接點42而未經由該保護性電阻元件53。 其理由係如下所述•因為η通路MOS電晶體之多數載 子係電子，其遷移率大且因而該MOS電晶體易於設定於 一彌回之狀態中，接著，Ρ型阱之電位（基體之電位）會 增加而ESD崩潰電壓傾向於降低。相對於此，於Ρ通道之 MOS電晶體之中，因為多數之載子係電洞，HOS電晶體並 不容易設定於强回之狀態中，而ESD崩漬電壓則高於π電 晶體之ESD崩潰電壓，關於ρ通道MOS電晶體•其可靠性 偽進一步地藉利用一保護性電阻元件來增進。 上述習知之安排具有如下之不便，於上述安排中，保 護性電阻元件之控制電極26係連接於電源線41且固定於 高電位電源供志電壓之正電壓VDD.因此，當電源線41 之轚位改變自0至VDD時，第二η型畊6與控制電極26 J .^、1τ------^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4现格（2iOX297公釐） 4 6
A B7 /IV 明説 明發 '五 白 變 改 位 電 之 間 ο 至 改 時 同 阻 電 之 阱 型 Π 時 同 且 的 正 1 且 位 電 地 接 。 於 的等 難相 困質 係實 計圼 設位 I ， 上之 f 1 轺 4 安線 知源 習電 在設 .假 變 中 狀於 此於2 4 會 力 想 GK一 於 » 加時 施加 壓增 電位 增電 遽之 線 2 4 點 接 入 輸 當 制 控 與 6 阱 型 η 由 則 子 載二二 而第第 ,，生 25時發 膜子會 緣載 ， 絕捉中 薄捕況 之式情 間方之 26此劣 極 Μ 最 η 當於間 Ο 〇 之 捉變26 捕改極 所會電 25阻制 膜電控 緣之與 絕 CO CD 阱阱 型型 基 於 成 彤 係 3 5 件 元 阻 電 性 護 保 為 因 ο 中 潰排 崩安 之之 25知 膜習 緣於 絕 i ~尊 (讀先閲讀背面之注意事項再填寫本頁) Μ 該 所至 丨入 路鎗 電會 部壓 内電 該之 到高 位較 電候 之時 高有 較 ， 一 時 入加 輸施 可壓 故電 -增 上 _ 之一 1 當 體 ， 造保 所受 流會 電不 之並 53路 件電 元部 阻内 電該 性 ， 護中 保例 於此 入於 流。 由故 為之 因加 ，增 路暱 SB aaa 部之 内成 訂 閘 的 體 晶 電 之 路 電 部 内 該 構 蒼！It 鍵 中。 況潰 情崩 之生 劣發 最 會 在膜 且緣 ，絕 護極 ;银， 經濟部中央標準局負工消費合作社印製 本發明之目的在於提供一種半導體裝置其中可易於設 計且在任何情況中會被保護免於遭受不正常之電壓。 為達成上述目的，根據本發明，提供有—種半専體裝 置，包含：一場效電晶體·具有形成於一半導體基體之 表面上且分別地作為一源棰及一汲極之第一導電型之第 一及第二擴敗層，及一閘極電極，透過一閛極絕緣瞑形 成於一夾置於該第一及第二擴散層之間；Μ及一保護性 本紙張尺度適用中國國家標準（匚呢）人4规格（2丨0父297公遵） 經濟部中央標準局員工消费合作社印製 A7 ____ B7五、發明説明（？） 電砠元件，具有一第一導電型之第三擴敗層，形成於該 半導體基體之表面上而以一預定距離分離自第二擴散層 ，一控制電極，透過一夾置於該第二及第三擴敗層間之 一區中之絕掾膜形成於該半導體基體上之*及一第一導 電型之阱，形成於夾置於該第二及第三擴敗層間之該區 中之半導體基體之表面上K與該第二及第三擴散層接觭 ，其中該控制電極係連接於該第二擴散層，Μ及該阱具 有一雜質濃度低於該第二及第三擴散層之雜質濃度。 第1A圖係一截面画，顯示根據本發明第一實施例之主 要部分，而第1B圖像第1A圖中所示之半専體装置之修飾 例之主要部分之截面圖； 第2A圖係取沿第2B圖之锿A-A'之截面圖，而第2B圖係 根據本發明第二實胞例之半導體装置之主要部分之截面 圖；Μ及 第3團顯示習知之CMOS電路之主要部分之截面圖示。 本發明將參照附圖予Μ詳细說明。 (第一實砲例） 第1Α圖顯示根據本發明第一實施例之半導體裝置之主 要部分，第一實_例之特性係其中一控制電極126連接 於一雜質區117,除此之外，第一實胞例之安排相同於 上述習知之安排。 參照第3圖，一 ρ型阱105係形成於一具有_平主表面 (請先閱讀背面之注意事項再填寫本頁) •裝· 本紙張尺度遢用中國國家標準（CNS ) Α4规格（210Χ297公釐） 4J7I6 Α7 Β7 經濟部中央榇準局員工消費合作社印聚 五、發明説明（皮） 1 0 3之P -型矽基體1 0〗之表面中；一具有η通道C Μ 0 S結構 之電晶體152係形成於ρ型阱105之中；一第一 η型阱104 係形成為藉一隔離區分雔自Ρ型阱1〇5;以及一具有ρ通 道M0S结構之電晶體151係形成於該第一 η型阱104之中。 一第二η型阱106係形成毗鄰於該Ρ型阱105,該第二 η型阱106作為保護性電路之保護性電阻元件153之擴敗 層。各睡區係由一藉使用選擇性氧化法.例如L0C0S,選 擇性地形成基體101之上之一氧化矽膜102予Μ分隔，該 氧化矽膜102具有從基體101之主表面1〇3算起例如400ηπι 之深度，且形成具有800ηι®之總厚度。該第二η型阱106 可形成於一夾置於一雜質區116(稍後描述）與相毗鄹之雜 質區117之間之控制電極126之下之一區中。 於電晶體151之中，一 Ρ +型源極112, — ρ +型汲極113, 及一 η +型基體接觸區111係形成於相對應於第一 η型阱1〇4 之基體101之主表面103之中；一多晶矽閘極電極122係透 過一具有30nm至50πιβ厚度之閘極絕緣膜123而形成於第一 η型阱104之通道區131之上，一俩壁129則形成覆蓋該閘 極電極122之兩惻。 於電晶體152之中，一 η +型源極115，作為一汲極之η +型 雜質區116,及一 ρ +型基體接觸區114係形成在相對應於 Ρ型畊105之基體10〗之主表面103之中；一多晶矽閘極 電墦124係透過一具有厚度30ηπι至50ηη之閘極絕緣膜123 而形成在ρ型阱105之通道區132之上，另一側壁129係 形成覆蓋閘搔電極124之兩側。 -10- ----' ^-- Jtw. (請先聞讀背面之注意事項再填寫本頁) 訂 • 本紙張尺度適用中國國家標準（CNS ) A4规格（210X29?公釐） 經濟部中央標率局貝工消費合作社印製 A7 ____ B7五、發明説明（9 ) 電晶體151及152偽肜成在基體101之上K夾置元件隔 雛區1 0 2 ,以及電阻性保護元件1 5 3則形成埋績於電晶體 152 〇 於保護性電阻元件153之中，第二η型阱106係藉擴敗 法而與第一 η型阱104同時地形成，在第二η型阱106之 表面區133中確定電阻元件之電阻的η型雜質濃度係IX 10 15 c πΓ3 ; η +型雜質區係形成在相對應於第二η型阱106 之基體101之主表面103中；形成在電晶體152之ρ型阱 105中之雜質區116延伸至第二η型阱106之内。 一多晶矽控制電極126係透過一具有厚度lOnut至70ηιι 之絕緣膜125而形成於表面區133(通道）中且夾置於第一 與第二雜質區H6及117之間作為一抵抗電流之電阻器， 又另一側遴129形成覆蓋於控制電棰126之兩側。在保護 性電阻元件153之中，控制電極126,雜質區116及117， Μ及在絕緣膜125之下其中形成控制電極126之表面區133 (請先閲讀背面之注意事項再填寫本頁) .裝. 訂 體極們Κ 晶源^它極 電之rj®至電 BJd s 1 霉 6 G 5 , 磨極τ Γ 二 出晶接VD4 構電連壓11 建 係電區 及 11 11 1 區 觸 接 體 基 供 源 電 位 電¢1157 一罾過 π曰冊透 係 電 12正 極之 電壓 極電 閘應 於 5,接 11連 極44 源L 之 線 觸 接 體 基 位 電 低 接 入 輸 1 於 接 連 到 入 輸 ο 號 D信 VD部 位外 電一 地 ， 接中 之例 壓施 電實 應一 供第 源於 電 件 元 阻 電 性 CB- 謂 保 |§ 晶 Hfsnr 到 人 輪 2 及 14M 點 ， 極 汲 之 1 型 區P+ 質之 雜51 及1 6 艘 12晶 極電 電 。 ο 串 3 控L 之 本紙伕尺度適用中困國家標率（CNS > A4说格（210X297公釐） 417161 Α7 Β7 經濟部中央標準局眞工消費合作社印製 五、發明説明（、。） 汲極113刖連接於内部電路所埋接之一輸出端"3。 Μ上述連接之安排，當電源線141之電位圼實質地相 等於接地電位時，即使正的遽增電壓施加於GND線144， 也沒有應力施加至絕緣膜125.因為控制電極126被設定 相同於雜質區117之電位。 第二η型阱106與控制電極126間之電位差最大约1/10 VDD,作為保護性電阻元件153之電阻器之第二η型阱106 之電姐改變係小的,使設計容易。 現將描述第二η型阱106之電阻的改變，作為電Ρ且器 之第二η型阱106之導電率主要係由電子（載子）之漂移 電流來確定。 漂移電流Ie係由下一方程式（1)所界定： I e = e · η · u e · F = e · n · v e .,..(1) 其中e係基本電荷，n偽電子密度，tte係電子遷移率， ve係漂移速度.及F係電場，注意的是於此例中該電場 F係（汲極電壓-源極電壓）/閘極長度。 電子密度根據控制電極126與第二η型阱106間之電位 差而改變，當閘掻電壓高於汲極電壓時* 一電子累積層 形成於閘極電掻下方之區中，而因此電子密度增加。較 特別地，當汲極電壓相對閛極電歷改變時，在控制電極 126下方之電子密度改變.且第二η型阱106中之漂移電 流改變，结果，第二η型阱106之導電率改變，且因此 第二η型阱]06之電阻改變。 然而，如上述，因為控制電極126係連接於雑質區U7 _ 1 2 - I ^-------ΪΤ------^ /f\ ..F-ί (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 經濟部中央標準局貝4消費合作社印装 Α7 Β7五、發明説明（“） (汲極）旦設定相同於雑質區117之電位.故第二η型阱 106之電阻並不改變。 根據第一實施例，因為控制電極126係埋接於雜質區 117,故功能表規為保護性電姐元件153之電阻器之第二 η型阱106之電阻並未實質地改變，即使正的遽增電壓 施加於GND(接地）線144,也沒有應力施加於該絕緣瞑 125° 於第一實腌例中，因為内部電路之輸入係抽取自雜質 區116,故儘管存在保護性電阻元件153,亦無不需要之 高電位會胞加於內部電路。 較佳地，控制電搔126與雑質區117之連接係執行於第 二η型阱106之區中，此係由於下一理由，即，當一正 的遽增電壓施加於GND線144時，若連接部分（接觸部分） 係位於第二η型阱106之外之Ρ型區之上時，因為此Ρ型 區係固定於GND電位處，故高的電場會施加於控制電極 126與雜質區117之間的連接部分而破壞它。 相對於此，若控制電極126與雜質區117之連接係執行 於第二η型阱106上之區中時，因為第二η型阱106及連 接部分係於相同之電位，故連接部分並不會造成崩潰。 雖然第一實胞例已就鼷於供窜源供應保護用之具有 CMOS電晶體之保護電路予以描述，但本發明並不受限於 此，如第1B圖中所示，第1A画中所示之安排可使用於信 號輸出之保護。 參閲第1B圖，源極112與基體接觸區111係連接於電源 -13- ： 1^ΐτ------0 (請先閱讀背面之注意事項^(填寫本頁) ΐ 本紙張尺度適用中國國家揉準（CNS ( 2ΙΟΧ 297公釐） 經濟部中央梂準局員工消費合作杜印聚 417 t 6 1 A7 B7五、發明説明（、> ) 線141,閘極電極122與閘極電極124係連接於輸人接點 142,及源極115與基體接觸區114係透過GND線144連接 於接地電位▽^^作為低電位之電源供應電壓；汲極113 ,雑質區117,及控制電極126係連接於輸出端143。 具有此安排，保護性電姐元件作用為一 CO MS電晶體用 Μ輸出一内部信號Μ響應於自輸入接點142所輸入之信 號Μ及作用為一保護電路从阻擋來自輪出端143所混合 之遽增電壓。 f第二實施例） 第2A匾顯示根據本發明第二實施例之半導體裝置之主 要部分，第二實施例之特激颶於其中一第三ti型阱105' 偽形成於電晶體1 5 2之源極11 5之下。 參閱第2A圖，一第一 η型阱104, — p型阱105,及一 第二d型阱106係形成於藉由一作為基體101之元件隔離 之氧化矽瞑102所分隔之區中之預定位置處，該第二η型 阱1 0 δ係毗鄰於ρ型阱1 0 5。 於第二實豳例中，電晶體151之形成區及電晶體152之 形成區與保護性電阻元件153係分別地由防護環Ilia及 114a所包圍。該防護環lUa係一 n +型雜質區，由基體101 之主表面103所形成；而防護環114a則為一 P +型雜質區， 由基體10〗之表面103所形成。 如第2B圖中所示，防護環111a依肜成包圍具有p通道 M0S结構之電晶體151,防護環114a係形成包圍具有η通 道M0S结構之電晶體152及保護性電阻元件153。第2Α圖 -14" (請先閱讀背面之注意事項再填寫本頁) 裝-------訂------咸-----^—一---- 本紙張尺度適用中國國家梯準（CNS ) Α4規格（210X297公釐） 經濟部中央橾準局員工消費合作社印製 4 ί 7 ί 6 f Α7 ____Β7五、發明説明（〇 ) 顧示取沿著第2B圖之線A-A'之截面。 電棰配線（未圖示）係透過矽化物膜130而抽自源極112 .源極115及汲極113,該等電搔配線係透過複數之具有 預定大小之接點連接於個別之連接區。選擇性地，一接 點可形成Μ實質地覆蓋各接點區之整個部分，且各電極 配線可透過相對應之接酤彼此連接。此媛和了接點部分 之電流澹度而造成該電流均勻地流過，導致較高的保護 能力。 第2Β_係顯示一狀態其中該半導體裝置係由各具有一 Ρ通道H0S结構之兩電晶體，各具有一 η通道MOS结構之 兩電晶體，及兩個保護性電阻元件所建構。較特別地， 由防護環111a所包圍之第一 η型阱1〇4上之該區之中，含 有源極U2a,汲極U3,及閘極電棰112a之電晶體，Μ 及含有源棰112,汲極113,及閘掻電捶122之電晶體151 形成。 由防護環114a所包圍之該區中，含有源極115，作為 汲極之雑質區1〗6,及閘極電極124之電晶體，从及含有 源極115a,作為汲極之雜質區116a, Μ及W極電極124a 之電晶體152¾分別地形成在P型阱1〇5之p型阱105a之 上0 此外，含有雜質區U6,雜質區11 7，及控制電極126 之保護性電阻元件153, Μ及含有雑質區116a,雜質區 117 ,及控制電極126a之另一保護性電胆元件153係形 成在第二η型阱106之上。 -1 5 - ! . 1;:1 裝-- /1-. (請先閱讀背面之注意事項再填寫本頁)
，tT 本紙浪尺度適用中國國家標举（CNS ) A4規格（210X297公釐）
T 7 五、發明説明（ A7 B7 於第二實施例，第三η型阱105'係形成於具有一 η通 道M0S结構之電晶體152之源極之下，第三η型阱105'具 度 濃 質 雑 之 5 1 1X 極 源 於 低一 有 制 控 但 構 结 之 環 護 防一 用 採 然 雖 例 施 實 二 第 據 根 區的 質器 雜阻 於電 接之 UB uh aft 式元 方阻 之電 中性 例護 施保 實如 一 能 第功 於之 同現 相表 Μ , 係此 26因 1Χ 極7, i 1 霉 1 變 改 地 質 實 會 4 不14 阻線 電ND 6±I 10加 阱施 型壓 η 電 二增 第遽 的 正 1 是 使 膜 緣 絕 至 加 施 會 力 應 有 沒 也 經濟部中央標準局員工消費合作社印製 125 〇 於習知之安排中，當一遽增電壓施加時，一較高之電 暖可輸入到內部電路，因為由流入於保護性電阻元件之電流 所造成®壓增加之故。於第二實施例中，至內部電路之 輪入係Μ相同於第一實施例之方式抽取自雜質區116,因 此，儘管存在有保護性電阻元件153,也不會有不必要之 高電位施加於內部電路。 於第二實施例中，由於第三η型阱105’形成，保護電 路之安全可進一步地增進，較特別地，於此半導體裝置 之保護霣路中，當一正的璩增«壓施加於GND線144時， 該遽增電壓可以下一方式消除。 當一正的遽增電壓施加於GND線144時，作為電晶體 152之汲極的雜霣區116之閛極末端造成崩潰，且一遽增 電流流經输入接酤142 —第二η型阱106 —雜質區 116 — ρ型阱105(基體1)—基體接點（防護環114a) 之路徑。 -16- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國困家揉準（CNS ) Α4規格（210X297公釐） 417161 A7 B7 經濟部中央樣準局員工消费合作社印製 五、發明説明（d ) 由 於 P 型 阱 1 0 5之電阻， 若流至Ρ 型阱105 之 電 流 增 加 時 ) m P 型 阱 105之電位會增加為高於GHD 電 位 〇 當 Ρ 型 阱 105之電位缯加時， 由源極1 15與 P 型 阱 104所形成之ρ V—V 請 先 η 接 合 面 (二極體） 之 電 位 差 會 超 過 内 建 之 電 位 而 形 閲 讀 成 一 順 向 偏 壓 〇 當 此 Ρ — ΙΊ 接 合 面 形 成 順 向 偏 壓 時 S 背 面 之 . 由 電 晶 體 152之汲極/ Ρ 型 阱 / 源 極 所 形 成 之 寄 生 η ρ η 注 意 事 偶 極 電 晶 體 導 通 » 且 同 時 該 m 增 電 流 會 沿 著 輸 入 接 點 142 項. 再< — 第 二 η 型 阱 106 — 镰質區1 16 — P 型 阱 105 — 填 寫 本 裝 源 極 11 5之路徑流出 頁 P 型 阱 105( 基 體 1 0 1 ) 與 電 晶 體 1 5 2間之ρ —— ri接合面 之 内 建 電 位 愈 低 • 則 崩 潰 愈 容 易 傾 向 於 在 此 P 一 η 接 合 面 發 生 4 若 第 三 η 型 阱 105 ' 形 成 於 源 極 11 5之下Μ具有 1 1 訂 —- 低 於 源 極 11 5之雜質澹度時， 則較低之内建電位之狀 態 形 成 於 第 三 η 型 阱 105 ’ 與 P 型 阱 105 ( 基 體 101) 之 間 的 界 面 處 結 果 » 形 成 於 此 界 面 中 之 二 極 體 易 於 傾 向 形 成 一 順 向 偏 壓 9 易 於 造 成 彈 回 之 狀 態 〇 { 根 據 本 發 明 之 半 導 體 裝 置 之 安 排 並 未 受 限 於 输 入 之 保 線 護 而 是 可 同 樣 地 應 用 於 輸 出 之 保 護 • 如 第 1 Α圖 中 所 示 0 如 上 述 « 由 一 輪 人 保 護 電 路 所 保 m 之 內 部 電 路 白 然 地 可 連 接 於 -- 保 護 性 電 阻 元 件 〇 雖 然 安 排 相 同 導 電 型 之 一 個 或 兩 涸 電 晶 體 於上 述 實 施 ί 例 中 t 但 本 發 明 並 未 受 限 於 此 * 而 是 可 並 聯 安 排 複 數 之 1 各 具 有 個 或 多 假 相 同 導 電 型 電 晶 體 之 電 晶 體 陣 列 〇 若 只 使 用 單 電 晶 體 時 * m 閑 極 寬 度 必 須 增 加 • 此 會 17 本紙浪尺度適用中國國家標準（CNS ) A4規格（2〗0X29?公釐） 417161 A7 B7 經濟部中央梂準局員工消費合作社印製 五、發明説明（4 ) 1 1 使 元 件 之安排混亂及妨害積體性之增進 〇 相 較 於 此 9 若 1 1 I 使 用 複 數 之 電 晶 體 時 » 則 可 進 ~1 步 地 增 進 積 體 性 之 程 度 1 1 〇 於 此 例 中 應 注 意 的 是 T 當 設 定 於 彈 回 狀 態 時 t 各 個 保 .r—% 請 先 1 護 性 電 m 元 件 之 電 阻 必 須 設 定 使 得 弾 回 狀 態 之 有 效 處 之 閎 讀 1 I 電 壓 係 低 於 連 接 到 保 護 性 電 阻 元 件 之 電 晶 體 發 生 崩 潰 之 背 ιέ i 玄 1 1 電 壓 〇 1 較 特 別 地 * 當 保 護 性 電 姐 元 件 係 以 此 方 式 連 接 而 產 生 ψ 1 1 於 强 回 狀 態 與 崩 潰 之 間 的 電 壓 係 設 定 為 相 等 或 低 於 彈 填 本 裝 I 回 狀 態 之 有 效 處 之 電 壓 之 值 時 9 即 使 是 一 電 晶 體 被 設 定 頁 1 I 於 在 其 他 諸 電 晶 體 之 彌 回 狀 態 之 前 的 -* W 回 吠 態 中 之 時 1 1 I * 複 數 之 其 他 區 域 性 電 晶 體 亦 可 設 定 於 此 彈 回 狀 態 中 1 1 若 所 有 電 晶 體 均 設 定 於 此 弾 回 狀 態 中 1 則 遽 增 電 流 可 均 1 訂 1 I 勻 地 分 散 0 如 上 所 述 » 根 據 本 發 明 ， 因 為 輸 入 至 一 場 效 電 晶 體 之 1 1 信 號 通 過 一 保 護 性 電 阻 元 件 ， 所 Μ 會 造 成 一 壓 降 即 使 是 i I 一 不 正 常 之 電 壓 時 而 會 防 止 高 準 位 之 不 正 常 電 壓 直 1 1 I 線 1 接 施 加 於 該 塌 效 電 晶 體 〇 作 為 電 m 器 之 阱 的 電 阻 並 不 會 大 大 地 改 變 f 結 果 t 保 護 性 電 胆 元 件 之 電 阻 不 易 改 變 t t I 因 而 * 進 ~· 步 地 使 保 護 性 電 阻 元 件 之 設 計 容 易 0 1 .1 當 電 源 線 之 電 位 實 質 地 相 等 於 接 地 電 位 時 即 使 一 正 | 的 «增電壓Sfc加於GND線時， 也不會有應力施加於控制 1 電 m 之 下 的 絕 緣 膜 » 而 載 子 將 不 會 被 絕 緣 瞑 所 捕 捉 * 结 1 果 1 該 阱 之 電 阻 的 改 變 不 易 由 載 子 之 捕 捉 所 造 成 % 且 可 1 | 增 加 該 絕 緣 膜 之 崩 潰 電 阻 〇 1 1 18 1 i 1 1 本纸張尺度適用中國國家揉準（CNS ) A4規格（210X 297公釐） 417161 A7 B7 五、發明説明（"） 作高護 且為保 ，因中 易。況 容害情 地損何 步受任 一 中在 進況可 計情故 設何 ， 使任路 ，在電 明於部 發易內 本不至 據能入 根功输 . 之 會 。 地路不路 別電並電 特請位部 較保電内 為的該 -----：---K--l·裝--------訂------線 (請先閱讀背面之注意事一^填寫本頁) ί 經濟部中央樣率局員工消費合作杜印袈 本紙張尺度適用中國圉家標準（CMS ) Α4規格UiOX297公釐> 417161 經濟部智慧財產局員工消費合作社印製 A7 一 B7 4 五、發明説明（1〃） 主要元件符號說明 1 ,101 P-型矽基體 2,102 氧化矽膜 3,103 扁平主表面 4,104 第一 〇型阱 5,105 P型阱 6,106 第二η型阱 11,111 η+型基體接觸區 12,112 Ρ+型源極 13,113 Ρ+型汲區 14,114 Ρ+型基體接觸區 15,115 〆型源極 16,17,116,117 η+型雜質區 22,122 閘極電極 23,123 閘極絕緣膜 24,124 多晶矽閘極電極 26,126 多晶矽控制電極 29,129 側壁 32,132 通道區 33,133 表面區 41,141 電源線 42,142 輸入接點 43,143 輸出接點 44,144 接地線 51,52,151,152 電晶體 53,153 保護性電胆元件 -19: (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）