JP3467689B2 - 静電気保護回路が内蔵された半導体装置 - Google Patents
静電気保護回路が内蔵された半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、静電気保護回路が
内蔵された半導体装置に関する。
内蔵された半導体装置に関する。
【０００２】
【背景技術】静電気破壊現象の主たる原因は、放電時に
Ｐ／Ｎ接合において発熱し、それによりシリコンが溶解
したり、金属電極の金属がシリコン基板中に入り込むコ
ンタクトスパイキングが生ずることにある。従来の静電
気対策は、この点を考慮して実施されていた。
Ｐ／Ｎ接合において発熱し、それによりシリコンが溶解
したり、金属電極の金属がシリコン基板中に入り込むコ
ンタクトスパイキングが生ずることにある。従来の静電
気対策は、この点を考慮して実施されていた。
【０００３】その後、デバイスの微細化に伴い、０．３
５μｍ以降の微細化プロセスでは、ソース／ドレイン拡
散層を実効的に低抵抗化するために、拡散層上に高融点
金属シリサイド層を形成するサリサイド技術が取り入れ
られたサリサイドトランジスタが開発された（特開平７
−２７３１９７、特開平７−１０６５７０、特開平７−
９４５９５，特開平５−１３６０８６、特開平３−２３
４０６２など）。
５μｍ以降の微細化プロセスでは、ソース／ドレイン拡
散層を実効的に低抵抗化するために、拡散層上に高融点
金属シリサイド層を形成するサリサイド技術が取り入れ
られたサリサイドトランジスタが開発された（特開平７
−２７３１９７、特開平７−１０６５７０、特開平７−
９４５９５，特開平５−１３６０８６、特開平３−２３
４０６２など）。
【０００４】また、ゲート酸化膜の膜厚について考察す
れば、電源電圧が５Ｖのデバイスでは１３５オングスト
ロームであったが、電源電圧の低下とともに薄膜化する
傾向にある。例えば、０．３５μｍプロセスでは３．３
Ｖのデバイスでゲート酸化膜の膜厚は７０オングストロ
ームとなり、０．２５μｍプロセスでは２．５Ｖのデバ
イスでゲート酸化膜の膜厚は５０オングストローム程度
となり、静電気保護回路を設計する上で非常に大きな障
害となっている。
れば、電源電圧が５Ｖのデバイスでは１３５オングスト
ロームであったが、電源電圧の低下とともに薄膜化する
傾向にある。例えば、０．３５μｍプロセスでは３．３
Ｖのデバイスでゲート酸化膜の膜厚は７０オングストロ
ームとなり、０．２５μｍプロセスでは２．５Ｖのデバ
イスでゲート酸化膜の膜厚は５０オングストローム程度
となり、静電気保護回路を設計する上で非常に大きな障
害となっている。
【０００５】ここで、入／出力端子から注入された静電
気の電荷を電源端子を介して放電させる際には、入／出
力端子と電源端子との間に介在する放電素子（ＭＯＳト
ランジスタなど）のジャンクション上にシリサイド層が
存在する場合、非常に低い印加電圧でその放電素子が破
壊することがわかっている。
気の電荷を電源端子を介して放電させる際には、入／出
力端子と電源端子との間に介在する放電素子（ＭＯＳト
ランジスタなど）のジャンクション上にシリサイド層が
存在する場合、非常に低い印加電圧でその放電素子が破
壊することがわかっている。
【０００６】剥離解析結果から考えられる破壊原因は、
ＭＯＳトランジスタのゲート電極近傍にノッチ状の電流
の流れた痕跡があったことから、そこに局所的に電流集
中が発生したためと思われる。
ＭＯＳトランジスタのゲート電極近傍にノッチ状の電流
の流れた痕跡があったことから、そこに局所的に電流集
中が発生したためと思われる。
【０００７】局所的に電流集中が発生し易い理由とし
て、サリサイド技術による拡散層の低抵抗化が挙げられ
る。Ｎ型ＭＯＳトランジスタの逆方向電圧印加の場合、
パッドから注入された電荷は、ドレイン上のコンタクト
から拡散層に注入され、チャネル領域とのジャンクショ
ンでアバランシェ降伏（電子なだれ）を引き起こす。そ
して、基板内に流れ出した電荷により、ソース電位（グ
ランド電位）と基板電位との間に、ダイオードの順方向
電流が流れるのに必要な電位差が生じ、ドレイン−チャ
ネル−ソースで形成されるバイポーラトランジスタが作
動し、電圧をクランプした状態で放電される。
て、サリサイド技術による拡散層の低抵抗化が挙げられ
る。Ｎ型ＭＯＳトランジスタの逆方向電圧印加の場合、
パッドから注入された電荷は、ドレイン上のコンタクト
から拡散層に注入され、チャネル領域とのジャンクショ
ンでアバランシェ降伏（電子なだれ）を引き起こす。そ
して、基板内に流れ出した電荷により、ソース電位（グ
ランド電位）と基板電位との間に、ダイオードの順方向
電流が流れるのに必要な電位差が生じ、ドレイン−チャ
ネル−ソースで形成されるバイポーラトランジスタが作
動し、電圧をクランプした状態で放電される。
【０００８】ここで、放電の様子を図４及び図５を参照
して説明する。各図は、ドレイン１０、ドレイン１０上
のコンタクト１２、ゲート１４、ソース１６及びソース
１６上のコンタクト１８を有するＮ型ＭＯＳトランジス
タの平面図である。
して説明する。各図は、ドレイン１０、ドレイン１０上
のコンタクト１２、ゲート１４、ソース１６及びソース
１６上のコンタクト１８を有するＮ型ＭＯＳトランジス
タの平面図である。
【０００９】拡散層上にシリサイド層を持たない場合に
は、拡散抵抗が大きいため、図４に示すように、ドレイ
ン上１０のコンタクト１２からゲート１４に向けて、一
点に集中することなく均一な放電が行われる。
は、拡散抵抗が大きいため、図４に示すように、ドレイ
ン上１０のコンタクト１２からゲート１４に向けて、一
点に集中することなく均一な放電が行われる。
【００１０】これに対して、シリサイド層が拡散層上に
ある場合には、図５に示すようにホットスポット２０が
生じた際に、ドレイン１０上の全てのコンタクト１２か
らホットスポット２０の一点に向けて電流が集中して流
れる。従って、印加電圧が低い場合においても電流集中
が発生し易く、破壊が生じてしまう。
ある場合には、図５に示すようにホットスポット２０が
生じた際に、ドレイン１０上の全てのコンタクト１２か
らホットスポット２０の一点に向けて電流が集中して流
れる。従って、印加電圧が低い場合においても電流集中
が発生し易く、破壊が生じてしまう。
【００１１】さらに、ジャンクションエッジの状態につ
いても、ジャンクション近傍でのシリサイド層の形成状
態がフラットになり得ず、突起状のシリサイドが存在す
る。この部分には電流集中が起き易く、ホットスポット
が発生し易い。
いても、ジャンクション近傍でのシリサイド層の形成状
態がフラットになり得ず、突起状のシリサイドが存在す
る。この部分には電流集中が起き易く、ホットスポット
が発生し易い。
【００１２】これらの２つの理由により、放電素子のジ
ャンクション上にシリサイド層が存在する場合に、静電
気（ＥＳＤ）耐圧が低下すると考えられる。
ャンクション上にシリサイド層が存在する場合に、静電
気（ＥＳＤ）耐圧が低下すると考えられる。
【００１３】そこで、放電素子上のシリサイド層を部分
的に取り除くプロテクション工程を追加した技術が開発
された（特開平２−２７１６７３など）。
的に取り除くプロテクション工程を追加した技術が開発
された（特開平２−２７１６７３など）。
【００１４】
【発明が解決しようとする課題】ところが、プロテクシ
ョン工程を採用する場合には、下記の２つの問題が生ず
る。
ョン工程を採用する場合には、下記の２つの問題が生ず
る。
【００１５】一つは、ゲートとソース／ドレイン間のリ
ークが発生する可能性があることである。プロテクショ
ン工程では、ソース／ドレイン領域の形成後、全面に酸
化膜を形成し、シリサイドを形成しない部分のみを残し
て酸化膜をエッチングしている。このエッチング時に、
ゲートの側面に既に形成されていた側壁絶縁膜も削れて
しまうので、上記のリークが発生し易くなる。
ークが発生する可能性があることである。プロテクショ
ン工程では、ソース／ドレイン領域の形成後、全面に酸
化膜を形成し、シリサイドを形成しない部分のみを残し
て酸化膜をエッチングしている。このエッチング時に、
ゲートの側面に既に形成されていた側壁絶縁膜も削れて
しまうので、上記のリークが発生し易くなる。
【００１６】他の一つは、トランジスタの高速動作が期
待できないことである。ゲート電極及び拡散領域上に共
にシリサイド層を形成するフル・サリサイド・プロセス
では、ゲート電極上にはシリサイド層を形成し、ドレイ
ンジャンクション近傍にはシリサイド層を形成しないと
いった構造は採用できない。従って、ドレインジャンク
ション近傍にシリサイド層が形成されないようにする
と、ゲート電極上にもシリサイド層が形成されない領域
が生じ、シート抵抗がＫΩオーダとなるため、高速動作
が期待できなくなる。
待できないことである。ゲート電極及び拡散領域上に共
にシリサイド層を形成するフル・サリサイド・プロセス
では、ゲート電極上にはシリサイド層を形成し、ドレイ
ンジャンクション近傍にはシリサイド層を形成しないと
いった構造は採用できない。従って、ドレインジャンク
ション近傍にシリサイド層が形成されないようにする
と、ゲート電極上にもシリサイド層が形成されない領域
が生じ、シート抵抗がＫΩオーダとなるため、高速動作
が期待できなくなる。
【００１７】そこで、本発明の目的は、低抵抗のシリサ
イド層を通過してホットスポットに電流集中することを
回避できる静電気保護回路が内蔵された半導体装置を提
供することにある。
イド層を通過してホットスポットに電流集中することを
回避できる静電気保護回路が内蔵された半導体装置を提
供することにある。
【００１８】本発明のさらに他の目的は、シリサイド層
を部分的に除去するプロテクション工程を実施せずに静
電気保護回路を構成できる半導体装置を提供することに
ある。
を部分的に除去するプロテクション工程を実施せずに静
電気保護回路を構成できる半導体装置を提供することに
ある。
【００１９】
【課題を解決するための手段】本発明の一態様に係る半
導体装置は、半導体基板と、前記半導体基板上に形成さ
れて、第１の拡散領域を有するＭＯＳトランジスタと、
前記ＭＯＳトランジスタを前記半導体基板上の他のＭＯ
Ｓトランジスタと素子分離する第１の素子分離領域と、
前記ＭＯＳトランジスタと前記第１の素子分離領域との
間に形成された第２の素子分離領域と、前記第１，第２
の素子分離領域を除いて前記半導体基板表面に形成され
たシリサイド層と、前記第２の素子分離領域により前記
第１の拡散領域と分離された第２の拡散領域と、前記第
１の拡散領域と前記シリサイド層を介して接続されたコ
ンタクトと、を有することを特徴とする。
導体装置は、半導体基板と、前記半導体基板上に形成さ
れて、第１の拡散領域を有するＭＯＳトランジスタと、
前記ＭＯＳトランジスタを前記半導体基板上の他のＭＯ
Ｓトランジスタと素子分離する第１の素子分離領域と、
前記ＭＯＳトランジスタと前記第１の素子分離領域との
間に形成された第２の素子分離領域と、前記第１，第２
の素子分離領域を除いて前記半導体基板表面に形成され
たシリサイド層と、前記第２の素子分離領域により前記
第１の拡散領域と分離された第２の拡散領域と、前記第
１の拡散領域と前記シリサイド層を介して接続されたコ
ンタクトと、を有することを特徴とする。
【００２０】ここで、前記ＭＯＳトランジスタはＮ型で
ある場合には、前記第１，第２の拡散領域はＮ型不純物
を含むＮ型拡散領域となり、前記第２の素子分離領域及
び前記第１，第２の拡散領域の下層にＮ型ウェルが形成
される。前記ＭＯＳトランジスタはＰ型である場合に
は、前記第１，第２の拡散領域はＰ型不純物を含むＰ型
拡散領域となり、前記第２の素子分離領域及び前記第
１，第２の拡散領域の下層にＰ型ウェルが形成される。
ある場合には、前記第１，第２の拡散領域はＮ型不純物
を含むＮ型拡散領域となり、前記第２の素子分離領域及
び前記第１，第２の拡散領域の下層にＮ型ウェルが形成
される。前記ＭＯＳトランジスタはＰ型である場合に
は、前記第１，第２の拡散領域はＰ型不純物を含むＰ型
拡散領域となり、前記第２の素子分離領域及び前記第
１，第２の拡散領域の下層にＰ型ウェルが形成される。
【００２１】上述した本発明の一態様によれば、コンタ
クトから注入された静電気の放電経路として、放電素子
の表面に形成されるシリサイド層は第２の素子分離領域
にて分断されている。このため、コンタクトから直ちに
シリサイド層を通過する放電経路は存在しなくなる。こ
の半導体装置では、コンタクトから注入された静電気の
電荷を放電させる放電経路として、コンタクト→第２の
拡散領域→ウェル→第１の拡散領域→チャネルに向かう
放電経路が主として機能する。第１の拡散領域からシリ
サイド層を経由してチャネルに向かう放電経路は、シリ
サイド層と第１の拡散領域との接触抵抗値が、第１の拡
散領域の抵抗値よりも大きいため、放電経路としてほと
んど機能しない。従って、シリサイド層に電流集中が生
じないので、ジャンクションエッジにてシリサイド層の
形成状態がフラットでなくても、そこにホットスポット
が生じる危険を回避できる。
クトから注入された静電気の放電経路として、放電素子
の表面に形成されるシリサイド層は第２の素子分離領域
にて分断されている。このため、コンタクトから直ちに
シリサイド層を通過する放電経路は存在しなくなる。こ
の半導体装置では、コンタクトから注入された静電気の
電荷を放電させる放電経路として、コンタクト→第２の
拡散領域→ウェル→第１の拡散領域→チャネルに向かう
放電経路が主として機能する。第１の拡散領域からシリ
サイド層を経由してチャネルに向かう放電経路は、シリ
サイド層と第１の拡散領域との接触抵抗値が、第１の拡
散領域の抵抗値よりも大きいため、放電経路としてほと
んど機能しない。従って、シリサイド層に電流集中が生
じないので、ジャンクションエッジにてシリサイド層の
形成状態がフラットでなくても、そこにホットスポット
が生じる危険を回避できる。
【００２２】本発明の他の形態に係る半導体装置は、半
導体基板と、前記半導体基板上に形成されて、第１のＮ
型拡散領域を有するＮ型ＭＯＳトランジスタと、前記Ｎ
型ＭＯＳトランジスタを前記半導体基板上の他のＭＯＳ
トランジスタと素子分離する第１の素子分離領域と、前
記Ｎ型ＭＯＳトランジスタと前記第１の素子分離領域と
の間に形成された第２，第３の素子分離領域と、前記第
１，第２，第３の素子分離領域を除いて前記半導体基板
表面に形成されたシリサイド層と、前記第２の素子分離
領域により前記第１のＮ型拡散領域と分離された第２の
Ｎ型拡散領域と、前記第３の素子分離領域により前記第
２のＮ型拡散領域と分離された第３のＮ型拡散領域と、
前記第２のＮ型拡散領域と前記シリサイド層を介して接
続された第１のコンタクトと、前記第３のＮ型拡散領域
と前記シリサイド層を介して接続された第２のコンタク
トと、前記第１のＮ型拡散領域、前記第２の素子分離領
域及び前記第２のＮ型拡散領域の下層に形成されたＮ型
ウェルと、前記第２のＮ型拡散領域、前記第３の素子分
離領域及び前記第３のＮ型拡散領域の下層に形成された
Ｐ型ウェルと、を有し、前記第２，第３のＮ型拡散領域
と前記Ｐ型ウェルとで構成されるＮＰＮラテラルバイポ
ーラトランジスタを放電素子として用いることを特徴と
する。
導体基板と、前記半導体基板上に形成されて、第１のＮ
型拡散領域を有するＮ型ＭＯＳトランジスタと、前記Ｎ
型ＭＯＳトランジスタを前記半導体基板上の他のＭＯＳ
トランジスタと素子分離する第１の素子分離領域と、前
記Ｎ型ＭＯＳトランジスタと前記第１の素子分離領域と
の間に形成された第２，第３の素子分離領域と、前記第
１，第２，第３の素子分離領域を除いて前記半導体基板
表面に形成されたシリサイド層と、前記第２の素子分離
領域により前記第１のＮ型拡散領域と分離された第２の
Ｎ型拡散領域と、前記第３の素子分離領域により前記第
２のＮ型拡散領域と分離された第３のＮ型拡散領域と、
前記第２のＮ型拡散領域と前記シリサイド層を介して接
続された第１のコンタクトと、前記第３のＮ型拡散領域
と前記シリサイド層を介して接続された第２のコンタク
トと、前記第１のＮ型拡散領域、前記第２の素子分離領
域及び前記第２のＮ型拡散領域の下層に形成されたＮ型
ウェルと、前記第２のＮ型拡散領域、前記第３の素子分
離領域及び前記第３のＮ型拡散領域の下層に形成された
Ｐ型ウェルと、を有し、前記第２，第３のＮ型拡散領域
と前記Ｐ型ウェルとで構成されるＮＰＮラテラルバイポ
ーラトランジスタを放電素子として用いることを特徴と
する。
【００２３】本発明の他の形態によれば、Ｎ型ＭＯＳト
ランジスタの静電気保護回路として、ＮＰＮラテラルバ
イボーラトランジスタが放電素子として機能する。すな
わち、Ｎ型ＭＯＳトランジスタの第１のＮ型拡散領域を
介して注入された静電気の電荷は、ＮＰＮラテラルバイ
ボーラトランジスタを介して放電される。この際、Ｎ型
ＭＯＳトランジスタが放電経路として機能することを回
避するために、第１，第２のＮ型拡散領域を第２の素子
分離領域にて分離し、その間にＮ型ウェルにて構成され
る抵抗を設ける構成とした。この抵抗は、等価回路上、
ＮＰＮラテラルバイボーラトランジスタのコレクタとＮ
型ＭＯＳトランジスタの例えばドレインとの間に挿入接
続される。この抵抗の抵抗値によりＮ型ＭＯＳトランジ
スタに向かう放電経路を遮断した。
ランジスタの静電気保護回路として、ＮＰＮラテラルバ
イボーラトランジスタが放電素子として機能する。すな
わち、Ｎ型ＭＯＳトランジスタの第１のＮ型拡散領域を
介して注入された静電気の電荷は、ＮＰＮラテラルバイ
ボーラトランジスタを介して放電される。この際、Ｎ型
ＭＯＳトランジスタが放電経路として機能することを回
避するために、第１，第２のＮ型拡散領域を第２の素子
分離領域にて分離し、その間にＮ型ウェルにて構成され
る抵抗を設ける構成とした。この抵抗は、等価回路上、
ＮＰＮラテラルバイボーラトランジスタのコレクタとＮ
型ＭＯＳトランジスタの例えばドレインとの間に挿入接
続される。この抵抗の抵抗値によりＮ型ＭＯＳトランジ
スタに向かう放電経路を遮断した。
【００２４】また、第１のコンタクトに接続されたシリ
サイド層は第２の素子分離領域により分断されるので、
シリサイド層を介してＮ型ＭＯＳトランジスタに静電気
の電荷が流れ込むこともない。よって、シリサイド層を
部分的に除去するプロテクション工程を実施する必要は
ない。
サイド層は第２の素子分離領域により分断されるので、
シリサイド層を介してＮ型ＭＯＳトランジスタに静電気
の電荷が流れ込むこともない。よって、シリサイド層を
部分的に除去するプロテクション工程を実施する必要は
ない。
【００２５】本発明の他の形態は、Ｎ型をＰ型に置き換
えて実施することができる。この場合には、Ｐ型ＭＯＳ
トランジスタの静電気保護回路として、ＰＮＰラテラル
バイボーラトランジスタが放電素子として機能する。
えて実施することができる。この場合には、Ｐ型ＭＯＳ
トランジスタの静電気保護回路として、ＰＮＰラテラル
バイボーラトランジスタが放電素子として機能する。
【００２６】
【発明の実施の形態】以下、本発明を適用した半導体装
置の各種の実施の形態について、図面を参照して説明す
る。
置の各種の実施の形態について、図面を参照して説明す
る。
【００２７】（参考例）
（１）Ｎ型ＭＯＳトランジスタ及びその静電気保護回路
の構成 図１は、Ｎ型ＭＯＳトランジスタ及びその静電気保護回
路の断面構造を示している。図１において、シリコン基
板１００にはＮ型ＭＯＳトランジスタ１１０が形成され
ている。このＮ型ＭＯＳトランジスタ１１０は、Ｎ+ソ
ース１１２と、Ｎ+ドレイン（第１のドレイン：第１の
拡散領域）１１４と、その間のＰ型ＷＥＬＬのチャネル
１１６と、チャネル１１６とゲート酸化膜１１７を介し
て対向するゲート１１８とを有する。ゲート１１８の側
壁には側壁絶縁膜１２０が形成されている。また、ソー
ス１１２，ドレイン１１４及びゲート１１８上にはシリ
サイド層１３０が形成され、Ｎ型ＭＯＳトランジスタ１
１０はサリサイドトランジスタとして構成されている。
の構成 図１は、Ｎ型ＭＯＳトランジスタ及びその静電気保護回
路の断面構造を示している。図１において、シリコン基
板１００にはＮ型ＭＯＳトランジスタ１１０が形成され
ている。このＮ型ＭＯＳトランジスタ１１０は、Ｎ+ソ
ース１１２と、Ｎ+ドレイン（第１のドレイン：第１の
拡散領域）１１４と、その間のＰ型ＷＥＬＬのチャネル
１１６と、チャネル１１６とゲート酸化膜１１７を介し
て対向するゲート１１８とを有する。ゲート１１８の側
壁には側壁絶縁膜１２０が形成されている。また、ソー
ス１１２，ドレイン１１４及びゲート１１８上にはシリ
サイド層１３０が形成され、Ｎ型ＭＯＳトランジスタ１
１０はサリサイドトランジスタとして構成されている。
【００２８】図１では、トランジスタ同士を分離する図
示しない第１の素子分離領域の他に、第１の素子分離領
域と同様にＬＯＣＯＳ法により形成される第２の素子分
離領域１４０が設けられている。第２の素子分離領域１
４０は、Ｎ型ＭＯＳトランジスタ１１０のドレインを、
第１のドレイン１１４と第２のドレイン（第２の拡散領
域）１５０とに分離するものである。この第２の素子分
離領域１４０の下層には、Ｐストッパ領域１４４が形成
されている。また、図１では、第２のドレイン１５０に
接続されるコンタクト１５２が、パッド１７０に接続さ
れた状態が図示されている。
示しない第１の素子分離領域の他に、第１の素子分離領
域と同様にＬＯＣＯＳ法により形成される第２の素子分
離領域１４０が設けられている。第２の素子分離領域１
４０は、Ｎ型ＭＯＳトランジスタ１１０のドレインを、
第１のドレイン１１４と第２のドレイン（第２の拡散領
域）１５０とに分離するものである。この第２の素子分
離領域１４０の下層には、Ｐストッパ領域１４４が形成
されている。また、図１では、第２のドレイン１５０に
接続されるコンタクト１５２が、パッド１７０に接続さ
れた状態が図示されている。
【００２９】そして、半導体基板１００には、第１のド
レイン１１４を境に、Ｎ型ＭＯＳトランジスタ１１０側
にはＰ型ＷＥＬＬが形成され、第２のドレイン１５０側
にはＮ型ＷＥＬＬが形成されている。
レイン１１４を境に、Ｎ型ＭＯＳトランジスタ１１０側
にはＰ型ＷＥＬＬが形成され、第２のドレイン１５０側
にはＮ型ＷＥＬＬが形成されている。
【００３０】（２）Ｎ型ＭＯＳトランジスタの静電気保
護回路の動作説明 パッド１７０から注入された静電気の放電経路として、
放電素子の表面に形成されるシリサイド層１３０は、第
２の素子分離領域１４０にて分断されている。このた
め、パッド１７０及びコンタクト１５２から直ちにシリ
サイド層１３０を通過する放電経路は存在しなくなる。
護回路の動作説明 パッド１７０から注入された静電気の放電経路として、
放電素子の表面に形成されるシリサイド層１３０は、第
２の素子分離領域１４０にて分断されている。このた
め、パッド１７０及びコンタクト１５２から直ちにシリ
サイド層１３０を通過する放電経路は存在しなくなる。
【００３１】図１の半導体装置では、パッド１７０から
注入された静電気の電荷を放電させる２つの放電経路と
して、実線で示す第１の放電経路１９０と、破線で示す
第２の放電経路１９２とが示されている。
注入された静電気の電荷を放電させる２つの放電経路と
して、実線で示す第１の放電経路１９０と、破線で示す
第２の放電経路１９２とが示されている。
【００３２】主たる放電経路となる第１の放電経路１９
０は、パッド１７０→コンタクト１５２→第２のドレイ
ン１５０→Ｎ型ＷＥＬＬ（抵抗Ｒ）→第１のドレイン１
１４→チャネル１１６に向かう放電経路である。
０は、パッド１７０→コンタクト１５２→第２のドレイ
ン１５０→Ｎ型ＷＥＬＬ（抵抗Ｒ）→第１のドレイン１
１４→チャネル１１６に向かう放電経路である。
【００３３】従たる放電経路となる第２の放電経路１９
２は、パッド１７０→コンタクト１５２→第２のドレイ
ン１５０→Ｎ型ＷＥＬＬ（抵抗Ｒ）→第１のドレイン１
１４→シリサイド層１３０→第１のドレイン１１４→チ
ャネル１１６に向かう放電経路である。
２は、パッド１７０→コンタクト１５２→第２のドレイ
ン１５０→Ｎ型ＷＥＬＬ（抵抗Ｒ）→第１のドレイン１
１４→シリサイド層１３０→第１のドレイン１１４→チ
ャネル１１６に向かう放電経路である。
【００３４】第１の放電経路１９０は、図１の長さＬを
短くするほど低抵抗となり、主たる放電経路として機能
させることができる。
短くするほど低抵抗となり、主たる放電経路として機能
させることができる。
【００３５】一方、第２の放電経路１９２では、シリサ
イド層１３０と第１のドレイン１１４との接触抵抗値
は、第１のドレイン１１４自体の抵抗値よりも大きい。
従って、シリサイド層１３０自体が低抵抗であっても、
第２の放電経路１９２のトータル抵抗値は、第１の放電
経路１９０のトータル抵抗値よりも大きくなる。これ
が、第２の放電経路１９２が従たる放電経路としてしか
機能しない理由である。
イド層１３０と第１のドレイン１１４との接触抵抗値
は、第１のドレイン１１４自体の抵抗値よりも大きい。
従って、シリサイド層１３０自体が低抵抗であっても、
第２の放電経路１９２のトータル抵抗値は、第１の放電
経路１９０のトータル抵抗値よりも大きくなる。これ
が、第２の放電経路１９２が従たる放電経路としてしか
機能しない理由である。
【００３６】このように、図１に示す静電気保護回路に
よれば、シリサイド層１３０に電流集中が生じないの
で、図１の矢印Ａで示すジャンクションエッジにてシリ
サイド層１３０の形成状態がフラットでなくても、そこ
にホットスポットが生じる危険を回避できる。
よれば、シリサイド層１３０に電流集中が生じないの
で、図１の矢印Ａで示すジャンクションエッジにてシリ
サイド層１３０の形成状態がフラットでなくても、そこ
にホットスポットが生じる危険を回避できる。
【００３７】（第１の実施の形態）
次に、本発明の第１の実施の形態に係る半導体装置につ
いて説明する。
いて説明する。
【００３８】（１）Ｎ型ＭＯＳトランジスタの静電気保
護回路の構成 図２は、本発明の第１の実施の形態に係るＮ型ＭＯＳト
ランジスタ及びその静電気保護回路の断面図である。図
２に示す部材のうち、図１に示す部材と同一部材につい
ては同一符号を付してある。
護回路の構成 図２は、本発明の第１の実施の形態に係るＮ型ＭＯＳト
ランジスタ及びその静電気保護回路の断面図である。図
２に示す部材のうち、図１に示す部材と同一部材につい
ては同一符号を付してある。
【００３９】図２に示す半導体装置では、Ｎ型ＭＯＳト
ランジスタ１１０を他のＭＯＳトランジスタと素子分離
する図示しない第１の素子分離領域の他に、第１の素子
分離領域と同様にＬＯＣＯＳ法により形成される第２の
素子分離領域１４０と第３の素子分離領域１４２が設け
られている。図２では、ドレイン１１４と第２の素子分
離領域１４０にて分離されたＮ+拡散領域をコレクタ
（第２の拡散領域）１６２と称する。また、このコレク
タ１６２と第３の素子分離領域１４２で分離された領域
には、Ｎ+拡散領域であるエミッタ（第３の拡散領域）
１６４が設けられている。なお、第２，第３の素子分離
領域１４０，１４２の下層には、Ｐストッパ領域１４
４，１４６が形成されている。
ランジスタ１１０を他のＭＯＳトランジスタと素子分離
する図示しない第１の素子分離領域の他に、第１の素子
分離領域と同様にＬＯＣＯＳ法により形成される第２の
素子分離領域１４０と第３の素子分離領域１４２が設け
られている。図２では、ドレイン１１４と第２の素子分
離領域１４０にて分離されたＮ+拡散領域をコレクタ
（第２の拡散領域）１６２と称する。また、このコレク
タ１６２と第３の素子分離領域１４２で分離された領域
には、Ｎ+拡散領域であるエミッタ（第３の拡散領域）
１６４が設けられている。なお、第２，第３の素子分離
領域１４０，１４２の下層には、Ｐストッパ領域１４
４，１４６が形成されている。
【００４０】なお、図２に示す半導体装置では、ドレイ
ン１１４，第２の素子分離領域１４０及びコレクタ１６
２に亘る領域の下層はＮ型ＷＥＬＬであり、コレクタ１
６２，第３の素子分離領域１４２及びエミッタ１６４に
亘る領域の下層はＰ型ＷＥＬＬとなっている。
ン１１４，第２の素子分離領域１４０及びコレクタ１６
２に亘る領域の下層はＮ型ＷＥＬＬであり、コレクタ１
６２，第３の素子分離領域１４２及びエミッタ１６４に
亘る領域の下層はＰ型ＷＥＬＬとなっている。
【００４１】そして、コレクタ１６２と、エミッタ１６
４と、Ｐ型ＷＥＬＬとにより、ＮＰＮラテラルバイポー
ラトランジスタ１６０が形成される。図２では、コレク
タ１６２に接続される第１のコンタクト１６６と、エミ
ッタ１６４に接続される第２のコンタクト１６８とが図
示されている。第１のコンタクト１６６はパッド１７０
に接続され、第２のコンタクトは電源端子（グランド）
に接続される。
４と、Ｐ型ＷＥＬＬとにより、ＮＰＮラテラルバイポー
ラトランジスタ１６０が形成される。図２では、コレク
タ１６２に接続される第１のコンタクト１６６と、エミ
ッタ１６４に接続される第２のコンタクト１６８とが図
示されている。第１のコンタクト１６６はパッド１７０
に接続され、第２のコンタクトは電源端子（グランド）
に接続される。
【００４２】図２に示す半導体構造により構成される等
価回路を図３に示す。図３には、Ｎ型ＭＯＳトランジス
タ１１０、ＮＰＮラテラルバイポーラトランジスタ１６
０、及びパッド１７０の他、Ｎ型ＭＯＳトランジスタ１
１０と対で形成されるＰ型ＭＯＳトランジスタ１８０
と、抵抗Ｒ１，Ｒ２とが示されている。なお、Ｎ型ＭＯ
Ｓトランジスタ１１０はパッド１７０の電位をＶＳＳ電
位に設定し、Ｐ型ＭＯＳトランジスタ１８０はパッド１
７０の電位をＶＤＤ電位に設定するものである。
価回路を図３に示す。図３には、Ｎ型ＭＯＳトランジス
タ１１０、ＮＰＮラテラルバイポーラトランジスタ１６
０、及びパッド１７０の他、Ｎ型ＭＯＳトランジスタ１
１０と対で形成されるＰ型ＭＯＳトランジスタ１８０
と、抵抗Ｒ１，Ｒ２とが示されている。なお、Ｎ型ＭＯ
Ｓトランジスタ１１０はパッド１７０の電位をＶＳＳ電
位に設定し、Ｐ型ＭＯＳトランジスタ１８０はパッド１
７０の電位をＶＤＤ電位に設定するものである。
【００４３】また、図３に示す抵抗Ｒ１は、図２の第２
の素子分離領域１４０の下方のＮ型ＷＥＬＬにて形成さ
れ、抵抗Ｒ２は第３の素子分離領域１４２及びエミッタ
１６４の下方のＰ型ＷＥＬＬにて形成される。
の素子分離領域１４０の下方のＮ型ＷＥＬＬにて形成さ
れ、抵抗Ｒ２は第３の素子分離領域１４２及びエミッタ
１６４の下方のＰ型ＷＥＬＬにて形成される。
【００４４】（２）Ｎ型ＭＯＳトランジスタの静電気保
護回路の動作説明 図２においても、パッド１７０から注入された静電気の
電荷の放電経路として、放電素子の表面に形成されるシ
リサイド層１３０は、第２の素子分離領域１４０にて分
断されている。このため、パッド１７０及び第１のコン
タクト１６６から直ちにシリサイド層１３０を通過して
Ｎ型ＭＯＳトランジスタ１１０に向かう放電経路は存在
しなくなる。
護回路の動作説明 図２においても、パッド１７０から注入された静電気の
電荷の放電経路として、放電素子の表面に形成されるシ
リサイド層１３０は、第２の素子分離領域１４０にて分
断されている。このため、パッド１７０及び第１のコン
タクト１６６から直ちにシリサイド層１３０を通過して
Ｎ型ＭＯＳトランジスタ１１０に向かう放電経路は存在
しなくなる。
【００４５】図２及び図３に示すＮ型ＭＯＳトランジス
タ１１０の静電気保護回路では、ＮＰＮラテラルバイボ
ーラトランジスタ１６０が放電素子として機能する。す
なわち、パッド１７０より注入された静電気の電荷は、
第１のコンタクト１６６→ＮＰＮラテラルバイボーラト
ランジスタ１６０のコレクタ１６２→ＮＰＮラテラルバ
イボーラトランジスタ１６０のエミッタ１６４→第２の
コンタクト１６８→グランドと流れて放電される。
タ１１０の静電気保護回路では、ＮＰＮラテラルバイボ
ーラトランジスタ１６０が放電素子として機能する。す
なわち、パッド１７０より注入された静電気の電荷は、
第１のコンタクト１６６→ＮＰＮラテラルバイボーラト
ランジスタ１６０のコレクタ１６２→ＮＰＮラテラルバ
イボーラトランジスタ１６０のエミッタ１６４→第２の
コンタクト１６８→グランドと流れて放電される。
【００４６】この際、図３に示すように、パッド１７０
に対して、ＭＯＳトランジスタ１１０とＮＰＮラテラル
バイボーラトランジスタ１６０とが並列に接続されるの
で、ＭＯＳトランジスタ１１０に向かう放電経路を遮断
する必要がある。
に対して、ＭＯＳトランジスタ１１０とＮＰＮラテラル
バイボーラトランジスタ１６０とが並列に接続されるの
で、ＭＯＳトランジスタ１１０に向かう放電経路を遮断
する必要がある。
【００４７】このために、図２，図３に示すように、コ
レクタ１６２とＮ型ＭＯＳトランジスタ１１０のドレイ
ン１１４との間に、Ｎ型ＭＯＳトランジスタ１１０側へ
の電流を阻止する抵抗Ｒ１を設けている。
レクタ１６２とＮ型ＭＯＳトランジスタ１１０のドレイ
ン１１４との間に、Ｎ型ＭＯＳトランジスタ１１０側へ
の電流を阻止する抵抗Ｒ１を設けている。
【００４８】なお、本発明は上述した第１の実施の形態
に限定されるものではなく、本発明の要旨の範囲内で種
々の変形実施が可能である。
に限定されるものではなく、本発明の要旨の範囲内で種
々の変形実施が可能である。
【００４９】上述した第１の実施の形態は、Ｐ型半導体
基板を使用した例であったが、Ｎ型半導体基板を使用し
ても同様に実施することができる。この場合、図２に示
すＮ型はＰ型に、Ｐ型はＮ型に置き換えて実施できる。
なお、図２に示す実施の形態をＮ型半導体基板を用いて
変形実施した場合には、Ｐ型ＭＯＳトランジスタを保護
するＰＮＰラテラルバイポーラトランジスタが形成され
ることになる。ただし、図２に示すＰストッパ領域１４
４，１４６は不要となる。
基板を使用した例であったが、Ｎ型半導体基板を使用し
ても同様に実施することができる。この場合、図２に示
すＮ型はＰ型に、Ｐ型はＮ型に置き換えて実施できる。
なお、図２に示す実施の形態をＮ型半導体基板を用いて
変形実施した場合には、Ｐ型ＭＯＳトランジスタを保護
するＰＮＰラテラルバイポーラトランジスタが形成され
ることになる。ただし、図２に示すＰストッパ領域１４
４，１４６は不要となる。
【００５０】さらに、トリプルウェル構造を有する半導
体基板を用いれば、Ｎ型ＭＯＳトランジスタの保護回路
として機能するＮＰラテラルバイポーラトランジスタ
と、Ｐ型ＭＯＳトランジスタの保護回路として機能する
ＰＮＰラテラルバイポーラトランジスタとを、共に同一
の半導体基板上に形成することも可能となる。
体基板を用いれば、Ｎ型ＭＯＳトランジスタの保護回路
として機能するＮＰラテラルバイポーラトランジスタ
と、Ｐ型ＭＯＳトランジスタの保護回路として機能する
ＰＮＰラテラルバイポーラトランジスタとを、共に同一
の半導体基板上に形成することも可能となる。
【図１】参考例に係る半導体装置のＮ型ＭＯＳトランジ
スタ及びその静電気保護回路の構成を示す断面図であ
る。
スタ及びその静電気保護回路の構成を示す断面図であ
る。
【図２】本発明の第１の実施の形態に係る半導体装置の
Ｎ型ＭＯＳトランジスタ及びその静電気保護回路の構成
を示す断面図である。
Ｎ型ＭＯＳトランジスタ及びその静電気保護回路の構成
を示す断面図である。
【図３】図２に示す半導体装置の等価回路図である。
【図４】拡散層上にシリサイド層を有しない従来の場合
の均一な放電の様子を模式的に示す模式図である。
の均一な放電の様子を模式的に示す模式図である。
【図５】拡散層上にシリサイド層を有する従来の場合で
あって、ホットスポットに電流集中が生ずる放電の様子
を模式的に示す模式図である。
あって、ホットスポットに電流集中が生ずる放電の様子
を模式的に示す模式図である。
１００ シリコン基板
１１０ Ｎ型ＭＯＳトランジスタ
１１２ ソース
１１４ ドレイン（第１の拡散領域）
１１６ チャネル
１１７ ゲート酸化膜
１１８ ゲート
１２０ 側壁絶縁膜
１３０ シリサイド層
１４０ 第２の素子分離領域
１４２ 第３の素子分離領域
１４４，１４６ Ｐストッパ領域
１５０ 第２の拡散領域
１６０ ＮＰＮラテラルバイポーラトランジスタ
１６２ コレクタ（第２の拡散領域）
１６４ エミッタ（第３の拡散領域）
１６６，１６８，２５２ コンタクト
１７０，２６０ パッド
１８０ Ｐ型ＭＯＳトランジスタ
１９０ 第１の放電経路
１９２ 第２の放電経路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/8234
H01L 27/04
H01L 27/088
H01L 29/78
Claims (2)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成されて、第１のＮ型拡散領域を
有するＮ型ＭＯＳトランジスタと、 前記Ｎ型ＭＯＳトランジスタを前記半導体基板上の他の
ＭＯＳトランジスタと素子分離する第１の素子分離領域
と、 前記Ｎ型ＭＯＳトランジスタと前記第１の素子分離領域
との間に形成された第２，第３の素子分離領域と、 前記第１，第２，第３の素子分離領域を除いて前記半導
体基板表面に形成されたシリサイド層と、 前記第２の素子分離領域により前記第１のＮ型拡散領域
と分離された第２のＮ型拡散領域と、 前記第３の素子分離領域により前記第２のＮ型拡散領域
と分離された第３のＮ型拡散領域と、 前記第２のＮ型拡散領域と前記シリサイド層を介して接
続された第１のコンタクトと、 前記第３のＮ型拡散領域と前記シリサイド層を介して接
続された第２のコンタクトと、 前記第１のＮ型拡散領域、前記第２の素子分離領域及び
前記第２のＮ型拡散領域の下層に形成されたＮ型ウェル
と、 前記第２のＮ型拡散領域、前記第３の素子分離領域及び
前記第３のＮ型拡散領域の下層に形成されたＰ型ウェル
と、 を有し、前記第２，第３のＮ型拡散領域と前記Ｐ型ウェ
ルとで構成されるＮＰＮラテラルバイポーラトランジス
タを放電素子として用いることを特徴とする半導体装
置。 - 【請求項２】 半導体基板と、 前記半導体基板上に形成されて、第１のＰ型拡散領域を
有するＰ型ＭＯＳトランジスタと、 前記Ｐ型ＭＯＳトランジスタを前記半導体基板上の他の
ＭＯＳトランジスタと素子分離する第１の素子分離領域
と、 前記Ｐ型ＭＯＳトランジスタと前記第１の素子分離領域
との間に形成された第２，第３の素子分離領域と、 前記第１，第２，第３の素子分離領域を除いて前記半導
体基板表面に形成されたシリサイド層と、 前記第２の素子分離領域により前記第１のＰ型拡散領域
と分離された第２のＰ型拡散領域と、 前記第３の素子分離領域により前記第２のＰ型拡散領域
と分離された第３のＰ型拡散領域と、 前記第２のＰ型拡散領域と前記シリサイド層を介して接
続された第１のコンタクトと、 前記第３のＰ型拡散領域と前記シリサイド層を介して接
続された第２のコンタクトと、 前記第１のＰ型拡散領域、前記第２の素子分離領域及び
前記第２のＰ型拡散領域の下層に形成されたＰ型ウェル
と、 前記第２のＰ型拡散領域、前記第３の素子分離領域及び
前記第３のＰ型拡散領域の下層に形成されたＮ型ウェル
と、 を有し、前記第２，第３のＰ型拡散領域と前記Ｎ型ウェ
ルとで構成されるＰＮＰラテラルバイポーラトランジス
タを放電素子として用いることを特徴とする半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000163022A JP3467689B2 (ja) | 2000-05-31 | 2000-05-31 | 静電気保護回路が内蔵された半導体装置 |
| US09/866,782 US6455897B1 (en) | 2000-05-31 | 2001-05-30 | Semiconductor device having electrostatic discharge protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000163022A JP3467689B2 (ja) | 2000-05-31 | 2000-05-31 | 静電気保護回路が内蔵された半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001345422A JP2001345422A (ja) | 2001-12-14 |
| JP3467689B2 true JP3467689B2 (ja) | 2003-11-17 |
Family
ID=18666842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000163022A Expired - Fee Related JP3467689B2 (ja) | 2000-05-31 | 2000-05-31 | 静電気保護回路が内蔵された半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6455897B1 (ja) |
| JP (1) | JP3467689B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4390465B2 (ja) * | 2003-03-12 | 2009-12-24 | Ｎｅｃエレクトロニクス株式会社 | 抵抗素子、半導体装置及びそれらの製造方法 |
| US6963111B2 (en) * | 2003-06-13 | 2005-11-08 | Texas Instruments Incorporated | Efficient pMOS ESD protection circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2773220B2 (ja) | 1989-04-13 | 1998-07-09 | セイコーエプソン株式会社 | 半導体装置 |
| JPH03234062A (ja) | 1990-02-09 | 1991-10-18 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
| US5190893A (en) | 1991-04-01 | 1993-03-02 | Motorola Inc. | Process for fabricating a local interconnect structure in a semiconductor device |
| JP3256048B2 (ja) | 1993-09-20 | 2002-02-12 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH07106570A (ja) | 1993-10-05 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH07273197A (ja) | 1994-04-01 | 1995-10-20 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP3169844B2 (ja) * | 1996-12-11 | 2001-05-28 | 日本電気株式会社 | 半導体装置 |
-
2000
- 2000-05-31 JP JP2000163022A patent/JP3467689B2/ja not_active Expired - Fee Related
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- 2001-05-30 US US09/866,782 patent/US6455897B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6455897B1 (en) | 2002-09-24 |
| US20020030230A1 (en) | 2002-03-14 |
| JP2001345422A (ja) | 2001-12-14 |
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