JPH0529553A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0529553A JPH0529553A JP3180796A JP18079691A JPH0529553A JP H0529553 A JPH0529553 A JP H0529553A JP 3180796 A JP3180796 A JP 3180796A JP 18079691 A JP18079691 A JP 18079691A JP H0529553 A JPH0529553 A JP H0529553A
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Abstract
(57)【要約】 （修正有）
【構成】 Ｐ型半導体基板１の主表面上の所定領域に形
成されたＮ型エピタキシャル層４と、Ｎ型エピタキシャ
ル層４の表面上の所定領域に形成されたＰ型ベース拡散
層６と、Ｐ型ベース拡散層６の表面上の所定領域に形成
されたＮ型エミッタ拡散層７と、Ｎ型エピタキシャル層
４に電気的に接続され、ＮＰＮトランジスタのコレクタ
電極を構成するＡｌＳｉ電極９ａと、Ｎ型エミッタ拡散
層７に電気的に接続され、ＮＰＮトランジスタのエミッ
タ電極を構成するＡｌＳｉ電極９ｂと、Ｎ型エピタキシ
ャル層４およびＰ型ベース拡散層６に電気的に接続さ
れ、ショットキ・バリア・ダイオードの金属電極を構成
するとともにＮＰＮトランジスタのベース電極を構成す
るＡｌ電極１１とを備えている。 【効果】 Ｎ型エミッタ拡散層７の拡散が浅い場合に
も、Ａｌスパイクによるエミッタ・ベース間のショート
現象が防止される。
成されたＮ型エピタキシャル層４と、Ｎ型エピタキシャ
ル層４の表面上の所定領域に形成されたＰ型ベース拡散
層６と、Ｐ型ベース拡散層６の表面上の所定領域に形成
されたＮ型エミッタ拡散層７と、Ｎ型エピタキシャル層
４に電気的に接続され、ＮＰＮトランジスタのコレクタ
電極を構成するＡｌＳｉ電極９ａと、Ｎ型エミッタ拡散
層７に電気的に接続され、ＮＰＮトランジスタのエミッ
タ電極を構成するＡｌＳｉ電極９ｂと、Ｎ型エピタキシ
ャル層４およびＰ型ベース拡散層６に電気的に接続さ
れ、ショットキ・バリア・ダイオードの金属電極を構成
するとともにＮＰＮトランジスタのベース電極を構成す
るＡｌ電極１１とを備えている。 【効果】 Ｎ型エミッタ拡散層７の拡散が浅い場合に
も、Ａｌスパイクによるエミッタ・ベース間のショート
現象が防止される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、第１導電型の半導体基板上にショットキ・バリア
・ダイオードが付加されたトランジスタが形成される半
導体装置に関する。
特に、第１導電型の半導体基板上にショットキ・バリア
・ダイオードが付加されたトランジスタが形成される半
導体装置に関する。
【０００２】
【従来の技術】従来、ＴＴＬ（ｔｒａｎｓｉｓｔｏｒ
ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ）などに用いられる
ものとして、ショットキ・バリア・ダイオード（以下Ｓ
ＢＤという）を内蔵した集積回路素子が知られている。
このようなＳＢＤが付加された集積回路装置（ＮＰＮト
ランジスタ）は、一般にＳＢＤクランプＮＰＮトランジ
スタと呼ばれている。
ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ）などに用いられる
ものとして、ショットキ・バリア・ダイオード（以下Ｓ
ＢＤという）を内蔵した集積回路素子が知られている。
このようなＳＢＤが付加された集積回路装置（ＮＰＮト
ランジスタ）は、一般にＳＢＤクランプＮＰＮトランジ
スタと呼ばれている。
【０００３】図５は、従来のＳＢＤクランプＮＰＮトラ
ンジスタを示した断面構造図である。図６は、図５に示
したＳＢＤクランプＮＰＮトランジスタの等価回路図で
ある。
ンジスタを示した断面構造図である。図６は、図５に示
したＳＢＤクランプＮＰＮトランジスタの等価回路図で
ある。
【０００４】図５および図６を参照して、従来のＳＢＤ
クランプＮＰＮトランジスタについて説明する。
クランプＮＰＮトランジスタについて説明する。
【０００５】従来のＳＢＤクランプＮＰＮトランジスタ
は、Ｐ型半導体基板１と、Ｐ型半導体基板１の表面上の
所定領域に埋込むように形成されたＮ型埋込拡散層２
と、Ｐ型半導体基板１上にエピタキシャル成長によって
形成されたＮ型エピタキシャル層４と、Ｎ型エピタキシ
ャル層４の表面上の所定領域にＰ型半導体基板１にまで
到達するように形成され、隣接する素子間を分離するた
めのＰ型分離拡散層３と、Ｎ型エピタキシャル層４の表
面上のＰ型分離拡散層３によって囲まれた所定領域に形
成されたＰ型ベース拡散層６と、Ｐ型ベース拡散層６の
表面上の所定領域に形成されたＮ型エミッタ拡散層７
と、Ｎ型エピタキシャル層４の表面上のＰ型ベース拡散
層６が形成される領域から所定の間隔を隔ててＮ型埋込
拡散層２に到達するように形成されたＮ型コレクタ補償
拡散層５とを備えている。
は、Ｐ型半導体基板１と、Ｐ型半導体基板１の表面上の
所定領域に埋込むように形成されたＮ型埋込拡散層２
と、Ｐ型半導体基板１上にエピタキシャル成長によって
形成されたＮ型エピタキシャル層４と、Ｎ型エピタキシ
ャル層４の表面上の所定領域にＰ型半導体基板１にまで
到達するように形成され、隣接する素子間を分離するた
めのＰ型分離拡散層３と、Ｎ型エピタキシャル層４の表
面上のＰ型分離拡散層３によって囲まれた所定領域に形
成されたＰ型ベース拡散層６と、Ｐ型ベース拡散層６の
表面上の所定領域に形成されたＮ型エミッタ拡散層７
と、Ｎ型エピタキシャル層４の表面上のＰ型ベース拡散
層６が形成される領域から所定の間隔を隔ててＮ型埋込
拡散層２に到達するように形成されたＮ型コレクタ補償
拡散層５とを備えている。
【０００６】ＳＢＤクランプＮＰＮトランジスタは、さ
らに、Ｎ型エピタキシャル層４上に所定の厚みで形成さ
れ、Ｎ型エピタキシャル層４およびＰ型ベース拡散層
６、Ｎ型エミッタ拡散層７、Ｎ型コレクタ補償拡散層５
上にそれぞれ開孔部を有するシリコン表面保護膜８と、
シリコン表面保護膜８の開孔部内にＮ型コレクタ補償拡
散層５に電気的に接続するように形成されたＮＰＮトラ
ンジスタのコレクタ電極を構成するＡｌＳｉ電極９ａ
と、シリコン表面保護膜８の開孔部内にＮ型エミッタ拡
散層７に電気的に接続するように形成されたＮＰＮトラ
ンジスタのベース電極を構成するＡｌＳｉ電極９ｂと、
シリコン表面保護膜８の開孔部内にＰ型ベース拡散層６
およびＮ型エピタキシャル層４に電気的に接続するよう
に形成され、ＮＰＮトランジスタのベース電極を構成す
るとともにＳＢＤの金属電極を構成するＡｌＳｉ電極９
ｃと、全面を覆うように形成されたチップ表面保護膜１
２とを備えている。
らに、Ｎ型エピタキシャル層４上に所定の厚みで形成さ
れ、Ｎ型エピタキシャル層４およびＰ型ベース拡散層
６、Ｎ型エミッタ拡散層７、Ｎ型コレクタ補償拡散層５
上にそれぞれ開孔部を有するシリコン表面保護膜８と、
シリコン表面保護膜８の開孔部内にＮ型コレクタ補償拡
散層５に電気的に接続するように形成されたＮＰＮトラ
ンジスタのコレクタ電極を構成するＡｌＳｉ電極９ａ
と、シリコン表面保護膜８の開孔部内にＮ型エミッタ拡
散層７に電気的に接続するように形成されたＮＰＮトラ
ンジスタのベース電極を構成するＡｌＳｉ電極９ｂと、
シリコン表面保護膜８の開孔部内にＰ型ベース拡散層６
およびＮ型エピタキシャル層４に電気的に接続するよう
に形成され、ＮＰＮトランジスタのベース電極を構成す
るとともにＳＢＤの金属電極を構成するＡｌＳｉ電極９
ｃと、全面を覆うように形成されたチップ表面保護膜１
２とを備えている。
【０００７】ＳＢＤ（ショットキ・バリア・ダイオー
ド）は、Ｎ型エピタキシャル層４と、ＡｌＳｉ電極９ｃ
とによって構成される。ＮＰＮトランジスタは、Ｎ型エ
ミッタ拡散層７、Ｐ型ベース拡散層６、Ｎ型エピタキシ
ャル層４およびＮ型コレクタ補償拡散層５によって構成
される。
ド）は、Ｎ型エピタキシャル層４と、ＡｌＳｉ電極９ｃ
とによって構成される。ＮＰＮトランジスタは、Ｎ型エ
ミッタ拡散層７、Ｐ型ベース拡散層６、Ｎ型エピタキシ
ャル層４およびＮ型コレクタ補償拡散層５によって構成
される。
【０００８】
【発明が解決しようとする課題】前述のように、従来の
ＳＢＤクランプＮＰＮトランジスタでは、ＮＰＮトラン
ジスタのべース電極、コレクタ電極、エミッタ電極とし
てＡｌＳｉ電極を用いていた。そして、エミッタ電極を
構成するＡｌＳｉ電極１０ｃは、ＳＢＤの金属電極部を
も兼用していた。
ＳＢＤクランプＮＰＮトランジスタでは、ＮＰＮトラン
ジスタのべース電極、コレクタ電極、エミッタ電極とし
てＡｌＳｉ電極を用いていた。そして、エミッタ電極を
構成するＡｌＳｉ電極１０ｃは、ＳＢＤの金属電極部を
も兼用していた。
【０００９】ここで、電極配線の材料として、ＡｌＳｉ
を用いるのは、以下のような理由による。
を用いるのは、以下のような理由による。
【００１０】すなわち、配線材料として一般的に用いら
れる純Ａｌ（アルミニウム）は、ベースおよびエミッタ
拡散が浅く形成されたＮＰＮトランジスタには適さな
い。つまり、電極配線の材料としてＡｌを用いると、そ
の拡散が浅く形成されたＮ型エミッタ拡散層７におい
て、Ａｌスパイクが発生する。この結果、エミッタ・ベ
ース間がショートするという問題点があった。これによ
り、製造工程において歩留り（良品率）を向上させるこ
とができないという問題点があった。従来ではこのよう
なＡｌスパイクによるＥＢショートを防止するため、純
ＡｌにＳｉを若干量混入したＡｌＳｉを用いていた。
れる純Ａｌ（アルミニウム）は、ベースおよびエミッタ
拡散が浅く形成されたＮＰＮトランジスタには適さな
い。つまり、電極配線の材料としてＡｌを用いると、そ
の拡散が浅く形成されたＮ型エミッタ拡散層７におい
て、Ａｌスパイクが発生する。この結果、エミッタ・ベ
ース間がショートするという問題点があった。これによ
り、製造工程において歩留り（良品率）を向上させるこ
とができないという問題点があった。従来ではこのよう
なＡｌスパイクによるＥＢショートを防止するため、純
ＡｌにＳｉを若干量混入したＡｌＳｉを用いていた。
【００１１】しかしながら、電極配線材料（ＳＢＤの電
極配線材料）として、ＡｌＳｉを用いると、ＳＢＤの特
性に経時変化が生じるという不都合があった。このＳＢ
Ｄの特性の経時変化は、ＡｌＳｉ中に過飽和量含まれて
いるＳｉが析出することに起因する。このようにＳＢＤ
の特性に経時変化が生じると、ＳＢＤを含むＳＢＤクラ
ンプＮＰＮトランジスタの特性にも悪影響を及ぼすとい
う問題点があった。
極配線材料）として、ＡｌＳｉを用いると、ＳＢＤの特
性に経時変化が生じるという不都合があった。このＳＢ
Ｄの特性の経時変化は、ＡｌＳｉ中に過飽和量含まれて
いるＳｉが析出することに起因する。このようにＳＢＤ
の特性に経時変化が生じると、ＳＢＤを含むＳＢＤクラ
ンプＮＰＮトランジスタの特性にも悪影響を及ぼすとい
う問題点があった。
【００１２】この発明は、上記のような課題を解決する
ためになされたもので、高速化および高集積化のために
トランジスタのベースおよびエミッタ拡散が浅く形成さ
れた場合にも、経時変化のない安定した特性を有する半
導体装置を提供することを目的とする。
ためになされたもので、高速化および高集積化のために
トランジスタのベースおよびエミッタ拡散が浅く形成さ
れた場合にも、経時変化のない安定した特性を有する半
導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】この発明における半導体
装置は、第１導電型の半導体基板上にショットキ・バリ
ア・ダイオードが付加されたトランジスタが形成される
半導体装置であって、半導体基板の主表面上の所定領域
に形成された第２導電型を有する第１の不純物領域と、
第１の不純物領域の表面上の所定領域に形成された第１
導電型を有する第２の不純物領域と、第２の不純物領域
の表面上の所定領域に形成された第２導電型を有する第
３の不純物領域と、第１の不純物領域に電気的に接続さ
れ、トランジスタのコレクタ電極を構成するＡｌ以外の
金属材料からなる第１の電極配線層と、第３の不純物領
域に電気的に接続され、トランジスタのエミッタ電極を
構成するＡｌ以外の金属材料からなる第２の電極配線層
と、第１および第２の不純物領域に電気的に接続され、
ショットキ・バリア・ダイオードの金属電極を構成する
とともにトランジスタのベース電極を構成するＡｌから
なる第３の電極配線層とを備えている。
装置は、第１導電型の半導体基板上にショットキ・バリ
ア・ダイオードが付加されたトランジスタが形成される
半導体装置であって、半導体基板の主表面上の所定領域
に形成された第２導電型を有する第１の不純物領域と、
第１の不純物領域の表面上の所定領域に形成された第１
導電型を有する第２の不純物領域と、第２の不純物領域
の表面上の所定領域に形成された第２導電型を有する第
３の不純物領域と、第１の不純物領域に電気的に接続さ
れ、トランジスタのコレクタ電極を構成するＡｌ以外の
金属材料からなる第１の電極配線層と、第３の不純物領
域に電気的に接続され、トランジスタのエミッタ電極を
構成するＡｌ以外の金属材料からなる第２の電極配線層
と、第１および第２の不純物領域に電気的に接続され、
ショットキ・バリア・ダイオードの金属電極を構成する
とともにトランジスタのベース電極を構成するＡｌから
なる第３の電極配線層とを備えている。
【００１４】
【作用】この発明にかかる半導体装置では、トランジス
タのコレクタ電極を構成する第１の電極配線層がＡｌ以
外の金属材料から構成され、トランジスタのエミッタ電
極を構成する第２の電極配線層がＡｌ以外の金属材料か
ら構成され、ショットキ・バリア・ダイオードの金属電
極を構成するとともにトランジスタのベース電極を構成
する第３の電極配線層がＡｌから構成されるので、エミ
ッタ領域へのＡｌスパイクによるエミッタ・ベース間の
ショート現象が防止され、かつ、ショットキ・バリア・
ダイオードの特性が経時変化することがない。
タのコレクタ電極を構成する第１の電極配線層がＡｌ以
外の金属材料から構成され、トランジスタのエミッタ電
極を構成する第２の電極配線層がＡｌ以外の金属材料か
ら構成され、ショットキ・バリア・ダイオードの金属電
極を構成するとともにトランジスタのベース電極を構成
する第３の電極配線層がＡｌから構成されるので、エミ
ッタ領域へのＡｌスパイクによるエミッタ・ベース間の
ショート現象が防止され、かつ、ショットキ・バリア・
ダイオードの特性が経時変化することがない。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１６】図１は、本発明の一実施例によるＳＢＤク
ランプＮＰＮトランジスタを示した断面構造図である。
ランプＮＰＮトランジスタを示した断面構造図である。
【００１７】図１を参照して、本実施例のＳＢＤクラン
プＮＰＮトランジスタは、Ｐ型半導体基板１と、Ｐ型半
導体基板１の表面上の所定領域に埋込むように形成され
たＮ型埋込拡散層２と、Ｐ型半導体基板１上にエピタキ
シャル成長によって形成されたＮ型エピタキシャル層４
と、Ｎ型エピタキシャル層４の表面上の所定領域にＰ型
半導体基板１に達するように形成された隣接する素子間
を分離するためのＰ型分離拡散層３と、Ｐ型分離拡散層
３によって囲まれたＮ型エピタキシャル層４の表面上の
所定領域に形成されたＰ型べース拡散層６と、Ｐ型ベー
ス拡散層６の表面上の所定領域に形成されたＮ型エミッ
タ拡散層７と、Ｎ型エピタキシャル層４のＰ型ベース拡
散層６が形成される領域から所定間隔を隔ててＮ型埋込
拡散層２に到達するように形成されたＮ型コレクタ補償
拡散層５と、Ｎ型エピタキシャル層４上に所定の厚みで
形成され、Ｎ型コレクタ補償拡散層５、Ｎ型エミッタ拡
散層７、Ｎ型べース拡散層６およびＮ型エピタキシャル
層４の表面上に開孔部を有するシリコン表面保護膜８
と、シリコン表面保護膜８の開孔部を介してＮ型コレク
タ補償拡散層５に電気的に接続するように形成され、Ｎ
ＰＮトランジスタのコレクタ電極を構成するＡｌＳｉ電
極９ａと、シリコン表面保護膜８の開孔部を介してＮ型
エミッタ拡散層７に電気的に接続するように形成され、
ＮＰＮトランジスタのエミッタ電極を構成するＡｌＳｉ
電極９ｂと、シリコン表面保護膜８およびＡｌＳｉ電極
９ａ，９ｂを覆うように形成され、Ｐ型ベース拡散層６
およびＮ型エピタキシャル層４の上に形成されたシリコ
ン表面保護膜８の開孔部よりもさらに大きい開孔部を有
する層間絶縁膜１０と、シリコン表面保護膜８および層
間絶縁膜１０に設けられた開孔部を介してＰ型ベース拡
散層６、Ｎ型エピタキシャル層４に電気的に接続するよ
うに形成され、ＮＰＮトランジスタのベース電極を構成
するとともにＳＢＤの金属電極部分を構成するＡｌ電極
１１と、層間絶縁膜１０およびＡｌ電極１１を覆うよう
に形成されたチップ表面保護膜１２とを備えている。
プＮＰＮトランジスタは、Ｐ型半導体基板１と、Ｐ型半
導体基板１の表面上の所定領域に埋込むように形成され
たＮ型埋込拡散層２と、Ｐ型半導体基板１上にエピタキ
シャル成長によって形成されたＮ型エピタキシャル層４
と、Ｎ型エピタキシャル層４の表面上の所定領域にＰ型
半導体基板１に達するように形成された隣接する素子間
を分離するためのＰ型分離拡散層３と、Ｐ型分離拡散層
３によって囲まれたＮ型エピタキシャル層４の表面上の
所定領域に形成されたＰ型べース拡散層６と、Ｐ型ベー
ス拡散層６の表面上の所定領域に形成されたＮ型エミッ
タ拡散層７と、Ｎ型エピタキシャル層４のＰ型ベース拡
散層６が形成される領域から所定間隔を隔ててＮ型埋込
拡散層２に到達するように形成されたＮ型コレクタ補償
拡散層５と、Ｎ型エピタキシャル層４上に所定の厚みで
形成され、Ｎ型コレクタ補償拡散層５、Ｎ型エミッタ拡
散層７、Ｎ型べース拡散層６およびＮ型エピタキシャル
層４の表面上に開孔部を有するシリコン表面保護膜８
と、シリコン表面保護膜８の開孔部を介してＮ型コレク
タ補償拡散層５に電気的に接続するように形成され、Ｎ
ＰＮトランジスタのコレクタ電極を構成するＡｌＳｉ電
極９ａと、シリコン表面保護膜８の開孔部を介してＮ型
エミッタ拡散層７に電気的に接続するように形成され、
ＮＰＮトランジスタのエミッタ電極を構成するＡｌＳｉ
電極９ｂと、シリコン表面保護膜８およびＡｌＳｉ電極
９ａ，９ｂを覆うように形成され、Ｐ型ベース拡散層６
およびＮ型エピタキシャル層４の上に形成されたシリコ
ン表面保護膜８の開孔部よりもさらに大きい開孔部を有
する層間絶縁膜１０と、シリコン表面保護膜８および層
間絶縁膜１０に設けられた開孔部を介してＰ型ベース拡
散層６、Ｎ型エピタキシャル層４に電気的に接続するよ
うに形成され、ＮＰＮトランジスタのベース電極を構成
するとともにＳＢＤの金属電極部分を構成するＡｌ電極
１１と、層間絶縁膜１０およびＡｌ電極１１を覆うよう
に形成されたチップ表面保護膜１２とを備えている。
【００１８】本実施例のＳＢＤ（ショットキ・バリア・
ダイオード）は、Ｎ型エピタキシャル層４と、Ａｌ電極
１１とによって構成される。ＮＰＮトランジスタは、Ｎ
型エミッタ拡散層７、Ｐ型ベース拡散層６、Ｎ型エピタ
キシャル層４およびＮ型コレクタ補償拡散層５によって
構成される。
ダイオード）は、Ｎ型エピタキシャル層４と、Ａｌ電極
１１とによって構成される。ＮＰＮトランジスタは、Ｎ
型エミッタ拡散層７、Ｐ型ベース拡散層６、Ｎ型エピタ
キシャル層４およびＮ型コレクタ補償拡散層５によって
構成される。
【００１９】本実施例では、このように、ＮＰＮトラン
ジスタのエミッタ電極およびコレクタ電極をＡｌＳｉ電
極によって構成し、ＳＢＤの金属電極とＮＰＮトランジ
スタのベース電極を兼用する電極をＡｌ電極１１により
構成する。このように構成することによって、ＮＰＮト
ランジスタのエミッタ領域では、その拡散が浅い場合で
もＡｌスパイクによるエミッタ・ベース間のショートが
生じることがない。また、ＳＢＤの金属電極部分がＡｌ
電極１１によって形成されているため、従来のようにＳ
ｉが析出することもない。この結果、従来のようにＳＢ
Ｄの特性が経時変化するという不都合も生じない。した
がって、本実施例では、半導体装置の高速化および高集
積化のためにＮＰＮトランジスタのベースおよびエミッ
タ拡散が浅く形成された場合にも、ＳＢＤの経時変化の
ない安定した特性を有するＳＢＤクランプＮＰＮトラン
ジスタが得られる。
ジスタのエミッタ電極およびコレクタ電極をＡｌＳｉ電
極によって構成し、ＳＢＤの金属電極とＮＰＮトランジ
スタのベース電極を兼用する電極をＡｌ電極１１により
構成する。このように構成することによって、ＮＰＮト
ランジスタのエミッタ領域では、その拡散が浅い場合で
もＡｌスパイクによるエミッタ・ベース間のショートが
生じることがない。また、ＳＢＤの金属電極部分がＡｌ
電極１１によって形成されているため、従来のようにＳ
ｉが析出することもない。この結果、従来のようにＳＢ
Ｄの特性が経時変化するという不都合も生じない。した
がって、本実施例では、半導体装置の高速化および高集
積化のためにＮＰＮトランジスタのベースおよびエミッ
タ拡散が浅く形成された場合にも、ＳＢＤの経時変化の
ない安定した特性を有するＳＢＤクランプＮＰＮトラン
ジスタが得られる。
【００２０】図２ないし図４は、図１に示したＳＢＤク
ランプＮＰＮトランジスタの製造プロセス（第１工程〜
第３工程）を説明するための断面構造図である。図１お
よび、図２ないし図４を参照して、次に本実施例のＳＢ
ＤクランプＮＰＮトランジスタの製造プロセスについて
説明する。
ランプＮＰＮトランジスタの製造プロセス（第１工程〜
第３工程）を説明するための断面構造図である。図１お
よび、図２ないし図４を参照して、次に本実施例のＳＢ
ＤクランプＮＰＮトランジスタの製造プロセスについて
説明する。
【００２１】まず、図２に示すように、通常のバイポー
ラＩＣプロセスを用いて、Ｐ型半導体基板１上にＮ型コ
レクタ補償拡散層５、Ｎ型エミッタ拡散層７、Ｐ型ベー
ス拡散層６およびＮ型エピタキシャル層４からなるＮＰ
Ｎトランジスタを形成する。Ｎ型エピタキシャル層４上
に所定の厚みでシリコン表面保護膜８を形成する。シリ
コン表面保護膜８のＮ型コレクタ補償拡散層５上および
Ｎ型エミッタ拡散層７上に位置する領域にそれぞれ開孔
部を形成する。次に、全面にＡｌＳｉ層（図示せず）を
形成する。ＡｌＳｉ層の上の所定領域にフォトレジスト
（図示せず）を形成する。このフォトレジストを用いて
異方性ドライエッチングすることにより、ＡｌＳｉ電極
９ａ，９ｂを形成する。
ラＩＣプロセスを用いて、Ｐ型半導体基板１上にＮ型コ
レクタ補償拡散層５、Ｎ型エミッタ拡散層７、Ｐ型ベー
ス拡散層６およびＮ型エピタキシャル層４からなるＮＰ
Ｎトランジスタを形成する。Ｎ型エピタキシャル層４上
に所定の厚みでシリコン表面保護膜８を形成する。シリ
コン表面保護膜８のＮ型コレクタ補償拡散層５上および
Ｎ型エミッタ拡散層７上に位置する領域にそれぞれ開孔
部を形成する。次に、全面にＡｌＳｉ層（図示せず）を
形成する。ＡｌＳｉ層の上の所定領域にフォトレジスト
（図示せず）を形成する。このフォトレジストを用いて
異方性ドライエッチングすることにより、ＡｌＳｉ電極
９ａ，９ｂを形成する。
【００２２】次に、図３に示したように、全面を覆うよ
うに層間絶縁膜１０を形成する。層間絶縁膜１０上に、
ＳＢＤの電極部分およびＮＰＮトランジスタのべース電
極形成領域の上方に開孔部を有するフォトレジスト１３
を形成する。フォトレジスト１３をマスクとして、層間
絶縁膜１０を等方性ドライエッチングする。この等方性
ドライエッチングにより、層間絶縁膜１０の開孔部はフ
ォトレジスト１３の開孔部より大きくなるように形成さ
れる。
うに層間絶縁膜１０を形成する。層間絶縁膜１０上に、
ＳＢＤの電極部分およびＮＰＮトランジスタのべース電
極形成領域の上方に開孔部を有するフォトレジスト１３
を形成する。フォトレジスト１３をマスクとして、層間
絶縁膜１０を等方性ドライエッチングする。この等方性
ドライエッチングにより、層間絶縁膜１０の開孔部はフ
ォトレジスト１３の開孔部より大きくなるように形成さ
れる。
【００２３】次に、図４に示すように、レジストマスク
１３（図３参照）をそのまま用いて、異方性エッチング
することにより、シリコン表面保護膜８を開孔する。こ
れによって、Ｐ型ベース拡散層６およびＮ型エピタキシ
ャル層４の所定領域上に、２段階の大きさを有する２層
構造のコンタクトホール１４が形成される。
１３（図３参照）をそのまま用いて、異方性エッチング
することにより、シリコン表面保護膜８を開孔する。こ
れによって、Ｐ型ベース拡散層６およびＮ型エピタキシ
ャル層４の所定領域上に、２段階の大きさを有する２層
構造のコンタクトホール１４が形成される。
【００２４】最後に、図１に示したように、層間絶縁膜
１０および開孔部１４上の全面にＡｌ層を形成する。通
常のフォトリソグラフィ技術およびエッチング技術を用
いてＳＢＤの金属電極部分およびＮＰＮトランジスタの
ベース電極を兼用するＡｌ電極１１を形成する。層間絶
縁膜１０およびＡｌ電極１１を覆うようにチップ表面保
護膜１２を形成する。これによって、本実施例のＳＢＤ
クランプＮＰＮトランジスタが完成される。
１０および開孔部１４上の全面にＡｌ層を形成する。通
常のフォトリソグラフィ技術およびエッチング技術を用
いてＳＢＤの金属電極部分およびＮＰＮトランジスタの
ベース電極を兼用するＡｌ電極１１を形成する。層間絶
縁膜１０およびＡｌ電極１１を覆うようにチップ表面保
護膜１２を形成する。これによって、本実施例のＳＢＤ
クランプＮＰＮトランジスタが完成される。
【００２５】
【発明の効果】以上のように、この発明によれば、トラ
ンジスタのコレクタ電極を構成する第１の電極配線層を
Ａｌ以外の金属材料によって構成し、トランジスタのエ
ミッタ電極を構成する第２の電極配線層をＡｌ以外の金
属材料により構成し、ショットキ・バリア・ダイオード
の金属電極を構成するとともにトランジスタのベース電
極を構成する第３の電極配線層をＡｌによって構成する
ことによって、トランジスタのベースおよびエミッタ拡
散が浅い場合にもエミッタ領域へのＡｌスパイクによる
エミッタ・ベース間のショート現象が防止され、かつ、
ショットキ・バリア・ダイオードの特性が経時変化する
ことがない。この結果、高速化および高集積化のために
トランジスタのベースおよびエミッタ拡散が浅く形成さ
れた場合にも経時変化のない安定した特性を有する半導
体装置を提供することができる。
ンジスタのコレクタ電極を構成する第１の電極配線層を
Ａｌ以外の金属材料によって構成し、トランジスタのエ
ミッタ電極を構成する第２の電極配線層をＡｌ以外の金
属材料により構成し、ショットキ・バリア・ダイオード
の金属電極を構成するとともにトランジスタのベース電
極を構成する第３の電極配線層をＡｌによって構成する
ことによって、トランジスタのベースおよびエミッタ拡
散が浅い場合にもエミッタ領域へのＡｌスパイクによる
エミッタ・ベース間のショート現象が防止され、かつ、
ショットキ・バリア・ダイオードの特性が経時変化する
ことがない。この結果、高速化および高集積化のために
トランジスタのベースおよびエミッタ拡散が浅く形成さ
れた場合にも経時変化のない安定した特性を有する半導
体装置を提供することができる。
【図１】本発明の一実施例によるＳＢＤ（ショットキ・
バリア・ダイオード）クランプＮＰＮトランジスタを示
した断面構造図である。
バリア・ダイオード）クランプＮＰＮトランジスタを示
した断面構造図である。
【図２】図２に示したＳＢＤクランプＮＰＮトランジス
タの製造プロセスの第１工程を説明するための断面構造
図である。
タの製造プロセスの第１工程を説明するための断面構造
図である。
【図３】図２に示したＳＢＤクランプＮＰＮトランジス
タの製造プロセスの第２工程を説明するための断面構造
図である。
タの製造プロセスの第２工程を説明するための断面構造
図である。
【図４】図２に示したＳＢＤクランプＮＰＮトランジス
タの製造プロセスの第３工程を説明するための断面構造
図である。
タの製造プロセスの第３工程を説明するための断面構造
図である。
【図５】従来のＳＢＤクランプＮＰＮトランジスタを示
した断面構造図である。
した断面構造図である。
【図６】図５に示したＳＢＤクランプＮＰＮトランジス
タの等価回路図である。
タの等価回路図である。
１：Ｐ型半導体基板 ２：Ｎ型埋込拡散層 ３：Ｐ型分離拡散層 ４：Ｎ型エピタキシャル層 ５：Ｎ型コレクタ補償拡散層 ６：Ｐ型ベース拡散層 ７：Ｎ型エミッタ拡散層 ８：シリコン表面保護膜 ９ａ，９ｂ：ＡｌＳｉ電極 １０：層間絶縁膜 １１：Ａｌ電極 １２：チップ表面保護膜 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１導電型の半導体基板上に、ショット
キ・バリア・ダイオードが付加されたトランジスタが形
成される半導体装置であって、 前記半導体基板の主表面上の所定領域に形成された第２
導電型を有する第１の不純物領域と、 前記第１の不純物領域の表面上の所定領域に形成された
第１導電型を有する第２の不純物領域と、 前記第２の不純物領域の表面上の所定領域に形成された
第２導電型を有する第３の不純物領域と、 前記第１の不純物領域に電気的に接続され、前記トラン
ジスタのコレクタ電極を構成するＡｌ（アルミニウム）
以外の金属材料からなる第１の電極配線層と、 前記第３の不純物領域に電気的に接続され、前記トラン
ジスタのエミッタ電極を構成するＡｌ以外の金属材料か
らなる第２の電極配線層と、 前記第１および第２の不純物領域に電気的に接続され、
ショットキ・バリア・ダイオードの金属電極を構成する
とともに、前記トランジスタのベース電極を構成するＡ
ｌからなる第３の電極配線層とを備えた、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180796A JPH0529553A (ja) | 1991-07-22 | 1991-07-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180796A JPH0529553A (ja) | 1991-07-22 | 1991-07-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529553A true JPH0529553A (ja) | 1993-02-05 |
Family
ID=16089494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180796A Withdrawn JPH0529553A (ja) | 1991-07-22 | 1991-07-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529553A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690037B1 (en) * | 2000-08-31 | 2004-02-10 | Agere Systems Inc. | Field plated Schottky diode |
-
1991
- 1991-07-22 JP JP3180796A patent/JPH0529553A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690037B1 (en) * | 2000-08-31 | 2004-02-10 | Agere Systems Inc. | Field plated Schottky diode |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |