JPS59202658A - Ｍｏｓ形半導体集積回路 - Google Patents
Ｍｏｓ形半導体集積回路Info
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- JPS59202658A JPS59202658A JP7610183A JP7610183A JPS59202658A JP S59202658 A JPS59202658 A JP S59202658A JP 7610183 A JP7610183 A JP 7610183A JP 7610183 A JP7610183 A JP 7610183A JP S59202658 A JPS59202658 A JP S59202658A
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- JP
- Japan
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- diode
- gate
- voltage
- layer
- junction
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＭＯ８形電界効果トランジスタを基本素子とす
るＭＯ８形半導体集積回路に関し、特にゲート保該回路
の構造に関するものである。
るＭＯ８形半導体集積回路に関し、特にゲート保該回路
の構造に関するものである。
この種の半導体集積回路、特に大規模乗積回路（ＭＯ８
ＬＳＩ）においては、ポリシリコ／ゲート−８ｉ０２絶
縁膜−８ｔ半導体からなるＭＯ３構造の５ｉＯｚ膜が２
００Ｘ以下というように極めて薄い。
ＬＳＩ）においては、ポリシリコ／ゲート−８ｉ０２絶
縁膜−８ｔ半導体からなるＭＯ３構造の５ｉＯｚ膜が２
００Ｘ以下というように極めて薄い。
このため、ゲート部に過サージ電圧が印加されると５ｉ
Ｏｚ膜が絶縁破壊を起こし、ゲートショートという信頼
度不良に至ってしまう。したがって、すべてのＭＯＳ
ＬＳＩは、信号入力部に保護回路を有し、過サージ電
圧が印加された場合にはこれを吸収し、本体のゲート部
に過サージ電圧が印加されないようにしである。
Ｏｚ膜が絶縁破壊を起こし、ゲートショートという信頼
度不良に至ってしまう。したがって、すべてのＭＯＳ
ＬＳＩは、信号入力部に保護回路を有し、過サージ電
圧が印加された場合にはこれを吸収し、本体のゲート部
に過サージ電圧が印加されないようにしである。
このような保護回路は、例えばＰＮ接合ダイオードをゲ
ート部に並列に逆方向に接続するもので、その場合ＰＮ
接合ダイオードのブレークダウン電圧ｖＢわがゲート部
の５ｉ０２膜の絶縁破壊電圧ＶＢ。
ート部に並列に逆方向に接続するもので、その場合ＰＮ
接合ダイオードのブレークダウン電圧ｖＢわがゲート部
の５ｉ０２膜の絶縁破壊電圧ＶＢ。
よりも小さく、すなわちＶＢ、 ＞ ＶＢＤとなるよう
に構成する。入力端子からｖＢＤより十分に高いサージ
電圧が印加されても、ＶＢＤをオーバーした電圧分はＰ
Ｎ接合ダイオードに吸収され、ゲートにはｖＢＤを越え
るサージ電圧は印加されガい。
に構成する。入力端子からｖＢＤより十分に高いサージ
電圧が印加されても、ＶＢＤをオーバーした電圧分はＰ
Ｎ接合ダイオードに吸収され、ゲートにはｖＢＤを越え
るサージ電圧は印加されガい。
しかしながら、Ｔ、Ａｇａｔｓｕｍａ 、 Ｓ、ｌ５
ｈｉｉ ＋”Ａｎ Ａｎａｌｙｓｉｓ ａｆ Ｅｑｕ
ｉｖａｌｅｎｔ Ｃ１ｒｃｕｔｔ ｗｉｔｈＧａｔｅ
Ｐｒｏｔｅｃｔｉｏｎ ｉｎ Ｍｏｓ Ｄｅｖｉｃｅｓ
−ＩＥ３Ｔｒａｓ、Ｖｏｌ、ＦＤ−２５、ｔｍ４ 、
ｐ４９１．Ａｐｒｉｌ、 １９７８にあるように、ＰＮ
接合ダイオードのブレークダウン領域の抵抗Ｒ３が高い
場合には、短期間ではあるが、ｖＢＤをはるかに超える
サージ電圧がゲートに印加される。したがって、ブレー
クダウン領域の抵抗Ｒ３はできるだけ小さくすることが
望ましく、そのために例えば第１図に示すようにＰ ｐ
Ｑｌｌおよび８層１２からなるＰＮ接合ＪＰｉ ｒの表
面上の５ｉ０２膜１２を挾むポリシリコン電極１４と接
地する（特許第６８７，０５８号参照）々ど、ブレーク
ダウンがＰＮ接合の表面で起こるようないわゆる「表面
ブレークダウン」構造がとられている。
ｈｉｉ ＋”Ａｎ Ａｎａｌｙｓｉｓ ａｆ Ｅｑｕ
ｉｖａｌｅｎｔ Ｃ１ｒｃｕｔｔ ｗｉｔｈＧａｔｅ
Ｐｒｏｔｅｃｔｉｏｎ ｉｎ Ｍｏｓ Ｄｅｖｉｃｅｓ
−ＩＥ３Ｔｒａｓ、Ｖｏｌ、ＦＤ−２５、ｔｍ４ 、
ｐ４９１．Ａｐｒｉｌ、 １９７８にあるように、ＰＮ
接合ダイオードのブレークダウン領域の抵抗Ｒ３が高い
場合には、短期間ではあるが、ｖＢＤをはるかに超える
サージ電圧がゲートに印加される。したがって、ブレー
クダウン領域の抵抗Ｒ３はできるだけ小さくすることが
望ましく、そのために例えば第１図に示すようにＰ ｐ
Ｑｌｌおよび８層１２からなるＰＮ接合ＪＰｉ ｒの表
面上の５ｉ０２膜１２を挾むポリシリコン電極１４と接
地する（特許第６８７，０５８号参照）々ど、ブレーク
ダウンがＰＮ接合の表面で起こるようないわゆる「表面
ブレークダウン」構造がとられている。
なお、第１図において（ａ）は断面図、（ｂ）は平面図
であり、１５はＬＯＧＯ８酸化によって形成された素子
間分離絶縁膜、１６はＰＳＧからなる表面保許膜、１Ｔ
はＡＪ配線、Ｍｉｎは入万電圧を示す。
であり、１５はＬＯＧＯ８酸化によって形成された素子
間分離絶縁膜、１６はＰＳＧからなる表面保許膜、１Ｔ
はＡＪ配線、Ｍｉｎは入万電圧を示す。
ところが、集積度がますます高くなるにつれ、ＭＯ８形
電界効果トランジスタ（ＭＯＳ ＦＥＴ ）のゲート
絶縁膜はますます薄く、その絶縁破壊電圧は低くなる一
方であるのに対し、保護用のＰＮ接合ダイオードのブレ
ークダウン電圧は比較的一定であることから、次第にｖ
ＢＧ ＞ ｖＢＤが成立しなくなりつつあり、ゲート破
壊を防ぐだめのさらに改良された保護回路が必要となっ
ている。
電界効果トランジスタ（ＭＯＳ ＦＥＴ ）のゲート
絶縁膜はますます薄く、その絶縁破壊電圧は低くなる一
方であるのに対し、保護用のＰＮ接合ダイオードのブレ
ークダウン電圧は比較的一定であることから、次第にｖ
ＢＧ ＞ ｖＢＤが成立しなくなりつつあり、ゲート破
壊を防ぐだめのさらに改良された保護回路が必要となっ
ている。
本発明はこのような事情に鑑みてなされたものであり、
その目的は、高集積度化に伴ってゲート破壊を防ぐため
の改良された保護回路を備えだＭＯ８形半導体集積回路
を提供することにある。
その目的は、高集積度化に伴ってゲート破壊を防ぐため
の改良された保護回路を備えだＭＯ８形半導体集積回路
を提供することにある。
このような目的を達成するために、本発明は、ＰＮ接合
ダイオードの代りにＰＮＰＮダイオードを用い、このＰ
ＮＰＮダイオードのターンオーバー現象を利用してゲー
ト部に印加される過サージ電圧の吸収をはかったもので
ある。
ダイオードの代りにＰＮＰＮダイオードを用い、このＰ
ＮＰＮダイオードのターンオーバー現象を利用してゲー
ト部に印加される過サージ電圧の吸収をはかったもので
ある。
ＰＮＰＮダイオードは、第２図（ａ）に示すように、上
部Ｐ層（アノード）に正電圧、下部Ｎ層（カソード）に
負電圧を印加するとＪＮＰ接合にこの電圧■が印加され
る。同図（ｂ）にＲで示すように、はじめは高抵抗の状
態にあるが、ＪＮＰ接合がブレークダウンを起こしであ
る電流ｉＴが流れると夕〜ンオーバーによってＦの状態
に移る特性を有するとともに、いったんＦの状態に移っ
ても、サージ電圧が去って電流がｉＩＩより小さくなっ
た場合にはもとの高抵抗の状態に戻る。
部Ｐ層（アノード）に正電圧、下部Ｎ層（カソード）に
負電圧を印加するとＪＮＰ接合にこの電圧■が印加され
る。同図（ｂ）にＲで示すように、はじめは高抵抗の状
態にあるが、ＪＮＰ接合がブレークダウンを起こしであ
る電流ｉＴが流れると夕〜ンオーバーによってＦの状態
に移る特性を有するとともに、いったんＦの状態に移っ
ても、サージ電圧が去って電流がｉＩＩより小さくなっ
た場合にはもとの高抵抗の状態に戻る。
したがって、このＰＮＰＮダイオード２１を第２図（Ｃ
）に示すようにＭＯ８ＦＥＴ２２のゲート部に並列に接
続して保護ダイオードとして用いた場合、通常の動作状
態、すなわちサージ電圧が印加されていない場合はＪＮ
Ｐ接合が高絶縁特性を示すために通常のゲート信号Ｖｉ
ｎはＭＯＳ ＦＥＴ ２２のゲート部に入力されて通常
動作を行なう。また、ＪＮＰ接合ブレークダウン電圧■
ＢＤを超えるサージ電圧が印加された場合には前に掲げ
た論文に示されるように初期において最小ｖＢＤの電圧
が印加されるが、この場合表面ブレークダウンを利用す
るためＲ３は十分に小さくできる。ブレークダウン後、
ｔ８時間においてｉＴの電流でターンオーバーが生じ、
ダイオード両端の電圧はＶＨ”’；ｌ、Ｑ〜１．５■に
低下する（ここで■□はＪＮＰとＪＰＮ両接合の順方向
の電圧降下の和で与えられる）。これらによシゲート部
に印加される電圧はｖＢＤよりはるかに低電圧の１．５
ｖ以下程度に下がり、その結果サージ電圧はほとんどＰ
ＮＰＮダイオードに吸収されることとなりゲート部は保
護される。
）に示すようにＭＯ８ＦＥＴ２２のゲート部に並列に接
続して保護ダイオードとして用いた場合、通常の動作状
態、すなわちサージ電圧が印加されていない場合はＪＮ
Ｐ接合が高絶縁特性を示すために通常のゲート信号Ｖｉ
ｎはＭＯＳ ＦＥＴ ２２のゲート部に入力されて通常
動作を行なう。また、ＪＮＰ接合ブレークダウン電圧■
ＢＤを超えるサージ電圧が印加された場合には前に掲げ
た論文に示されるように初期において最小ｖＢＤの電圧
が印加されるが、この場合表面ブレークダウンを利用す
るためＲ３は十分に小さくできる。ブレークダウン後、
ｔ８時間においてｉＴの電流でターンオーバーが生じ、
ダイオード両端の電圧はＶＨ”’；ｌ、Ｑ〜１．５■に
低下する（ここで■□はＪＮＰとＪＰＮ両接合の順方向
の電圧降下の和で与えられる）。これらによシゲート部
に印加される電圧はｖＢＤよりはるかに低電圧の１．５
ｖ以下程度に下がり、その結果サージ電圧はほとんどＰ
ＮＰＮダイオードに吸収されることとなりゲート部は保
護される。
ターンオーバーに要する電流ｉＴは、ＰＮＰＮダイオー
ド内の電流成分の間にαＰＮＰ＋αＮＰＮ＝１の条件が
成立した場合に生じることが知られている。
ド内の電流成分の間にαＰＮＰ＋αＮＰＮ＝１の条件が
成立した場合に生じることが知られている。
ここで、αＰＮＰはアノードをエミッタ、ゲートをベー
スとするＰＮＰ ）ランジスタ、αＮＰＮはカソードを
エミッタ、ポリシリコン電極直下のＰ層をペースとする
ＮＰＮ ）ランジスタの電流増幅率である。
スとするＰＮＰ ）ランジスタ、αＮＰＮはカソードを
エミッタ、ポリシリコン電極直下のＰ層をペースとする
ＮＰＮ ）ランジスタの電流増幅率である。
電流増幅率は、一般的には電流に対する増加関数である
が、この場合は特にαＰＮＰに対しては第２図（ａ）に
示すように金属配線Ｍによりアノード・ショート形にす
ることによって、第２図（Ｃ）に示したように電流があ
る値に達すると急激に増加するようにしである。他方、
αＮＰＮは電流に対して大幅な変化を示さず、したがっ
て電流の増大に伴ってΣα−１となる電流ｉＴが存在し
、その電流ｉＴでターンオーバーが起きる。以下、実施
例について説明する。
が、この場合は特にαＰＮＰに対しては第２図（ａ）に
示すように金属配線Ｍによりアノード・ショート形にす
ることによって、第２図（Ｃ）に示したように電流があ
る値に達すると急激に増加するようにしである。他方、
αＮＰＮは電流に対して大幅な変化を示さず、したがっ
て電流の増大に伴ってΣα−１となる電流ｉＴが存在し
、その電流ｉＴでターンオーバーが起きる。以下、実施
例について説明する。
第３図（ａ）は本発明の一実施例を示す断面図、同図（
ｂ）は平面図であり、通常の方法によ、９Ｎ＋層３１ａ
およびその上の２層３１ｂからなるエピタキシャルウェ
ハーによって構成された基板３１にＭＯＳＦＥＴのソー
ス・ドレインを構成するＮ層３２．３３を形成した後、
ＰＮＰＮダイオードのアノード２層３４をソースＮ／１
３２の上にのみ形成しである。
ｂ）は平面図であり、通常の方法によ、９Ｎ＋層３１ａ
およびその上の２層３１ｂからなるエピタキシャルウェ
ハーによって構成された基板３１にＭＯＳＦＥＴのソー
ス・ドレインを構成するＮ層３２．３３を形成した後、
ＰＮＰＮダイオードのアノード２層３４をソースＮ／１
３２の上にのみ形成しである。
本構成に於いて、２層３１ｂは、基板３１ａ上にＰ −
ウェルを形成した構造にしてもよい。この場合、ＰＮＰ
Ｎダイオードのゲートを構成するＮ層３２とアノード２
層３４とが表面においてＡ１配線３５により短絡するよ
うにゲートＮ層３２の端部が表面に出る構造としである
。一方、カソードを構成するＮ層３３の側では、接合Ｊ
ＮＰ ” ＰＮ上に絶縁膜３６ａを介して配置されたポ
リシリコン電極３６ｂがＡｆ配線３７により接地されて
、ＰＮＰＮ構造が基板表面に配置された保護ダイオード
が形成されている。なお、３８はＬＯＣＯ８酸化膜から
なる素子間分離絶縁膜、３９はＰＳＧからなる表面保護
膜である。また、破線で示しだ３２’ 、３３’ 、３
４’ 。
ウェルを形成した構造にしてもよい。この場合、ＰＮＰ
Ｎダイオードのゲートを構成するＮ層３２とアノード２
層３４とが表面においてＡ１配線３５により短絡するよ
うにゲートＮ層３２の端部が表面に出る構造としである
。一方、カソードを構成するＮ層３３の側では、接合Ｊ
ＮＰ ” ＰＮ上に絶縁膜３６ａを介して配置されたポ
リシリコン電極３６ｂがＡｆ配線３７により接地されて
、ＰＮＰＮ構造が基板表面に配置された保護ダイオード
が形成されている。なお、３８はＬＯＣＯ８酸化膜から
なる素子間分離絶縁膜、３９はＰＳＧからなる表面保護
膜である。また、破線で示しだ３２’ 、３３’ 、３
４’ 。
３６ｂ′はＡ１配線と各部のコンタクト部を示す。
上記構成において、ゲートへの入力Ｖｉｎは、まず保護
ダイオードのアノード２層３４に与えられ、その抵抗を
通してＭＯＳ ＦＥＴ のゲートのポリシリコン電極３
６に接続される。入力電圧Ｖｉｎはそれと並列に接地さ
れたＰＮＰＮダイオードの接合ＪＮＰにも印加される。
ダイオードのアノード２層３４に与えられ、その抵抗を
通してＭＯＳ ＦＥＴ のゲートのポリシリコン電極３
６に接続される。入力電圧Ｖｉｎはそれと並列に接地さ
れたＰＮＰＮダイオードの接合ＪＮＰにも印加される。
Ｖｉｎが十分に局い場合は、ＪＮ。
が表面ブレークダウンを起こし、接合近傍で電子−正孔
ベアが発生し、電子はＮ層３２の抵抗ＲＢを通じて入力
Ｖｉｎ側に流れ込む。一方、正孔はＶｉｎによって正方
向にバイアスされた接合ＪＰＮを通じてその接地側に流
れる結果、ブレークダウン電流１８がゲートＮ層３２を
通じてＶｉｎ端子とその接地端子間に流れることになる
。このときアノード−ゲート間は１阻方向にバイアスさ
れるに至っていない。１８が十分に大きくなって、抵抗
ＲＢによる電圧降下１８ ＲＢが０．８〜１．０ｖ程度
となると、アノード−ゲー）ＰＮ接合がようやく順方向
にバイアスされ、アノードＰＮ接合からの注入電流がｉ
Ｂとして寄与するようになる。このような状態では、ア
ノードをエミッタ、ゲートをベースとするＰＮＰ ）ラ
ンジスタの電流増幅率αＰＮＰが十分大きくなって、そ
の結果電流ｉＴにおいてΣα−１が成立しターンオーバ
ーに至る。
ベアが発生し、電子はＮ層３２の抵抗ＲＢを通じて入力
Ｖｉｎ側に流れ込む。一方、正孔はＶｉｎによって正方
向にバイアスされた接合ＪＰＮを通じてその接地側に流
れる結果、ブレークダウン電流１８がゲートＮ層３２を
通じてＶｉｎ端子とその接地端子間に流れることになる
。このときアノード−ゲート間は１阻方向にバイアスさ
れるに至っていない。１８が十分に大きくなって、抵抗
ＲＢによる電圧降下１８ ＲＢが０．８〜１．０ｖ程度
となると、アノード−ゲー）ＰＮ接合がようやく順方向
にバイアスされ、アノードＰＮ接合からの注入電流がｉ
Ｂとして寄与するようになる。このような状態では、ア
ノードをエミッタ、ゲートをベースとするＰＮＰ ）ラ
ンジスタの電流増幅率αＰＮＰが十分大きくなって、そ
の結果電流ｉＴにおいてΣα−１が成立しターンオーバ
ーに至る。
以上の説明から明らか々ように、ｉＴはゲートＮ層３２
の幅ＷＩ１１長さＬＩ］および抵抗ＲＢ−ρ８ｗＢ（ρ
、はＮ層３２の表面シート抵抗）と、ポリシリコン電極
３６の直下の２層３１ｂの幅Ｗ、とによって決まる。す
なわち、前者はαＰＮＰを、後者はα１１．Ｎをそれぞ
れ決定し、Σα−１の条件を与える。Ｐ、□／ＩＯ８Ｆ
ＥＴのゲートへのサージ電圧印加時間ｔ、を少なくし、
保護ダイオードとしての機能を有効に果たさせるだめに
はｉＴはできるだけ小さいことが望ましいが、ｉＴは上
記設計パラメータを適当に選ぶことにより実情に合うよ
うに決めることができる。
の幅ＷＩ１１長さＬＩ］および抵抗ＲＢ−ρ８ｗＢ（ρ
、はＮ層３２の表面シート抵抗）と、ポリシリコン電極
３６の直下の２層３１ｂの幅Ｗ、とによって決まる。す
なわち、前者はαＰＮＰを、後者はα１１．Ｎをそれぞ
れ決定し、Σα−１の条件を与える。Ｐ、□／ＩＯ８Ｆ
ＥＴのゲートへのサージ電圧印加時間ｔ、を少なくし、
保護ダイオードとしての機能を有効に果たさせるだめに
はｉＴはできるだけ小さいことが望ましいが、ｉＴは上
記設計パラメータを適当に選ぶことにより実情に合うよ
うに決めることができる。
上述したように、例えばダイナミックＲＡＭ ＆どのよ
うなＮチャネルＭＯ８ＬＳＩに適用した場合には、製造
プロセスは、ＰオンＮ″−エピタキシャルウェハーまだ
はＮ基板上にＰ−ウェルを形成したウェハーから出発し
てＬＯＣＯ８酸化により素子間分離絶縁膜３８をＮ＋層
３１ａまたはＮ基板まで食い込むような構造に作シ、そ
の後ソース・ドレインＮ層３２．３３を形成するまでは
、通常と全く同様の工程をとる。その後、ホトレジスト
膜を形成した後アノード部に窓開けを行ない、高濃度の
ボロンをイオンインプランテーションもしくはデポジシ
ョンによりドープしてアノ−ドＰ層３４を形成する。最
後のｌ配線３５．３７および表面保護膜３９の形成は通
常の工程によシ行なう。
うなＮチャネルＭＯ８ＬＳＩに適用した場合には、製造
プロセスは、ＰオンＮ″−エピタキシャルウェハーまだ
はＮ基板上にＰ−ウェルを形成したウェハーから出発し
てＬＯＣＯ８酸化により素子間分離絶縁膜３８をＮ＋層
３１ａまたはＮ基板まで食い込むような構造に作シ、そ
の後ソース・ドレインＮ層３２．３３を形成するまでは
、通常と全く同様の工程をとる。その後、ホトレジスト
膜を形成した後アノード部に窓開けを行ない、高濃度の
ボロンをイオンインプランテーションもしくはデポジシ
ョンによりドープしてアノ−ドＰ層３４を形成する。最
後のｌ配線３５．３７および表面保護膜３９の形成は通
常の工程によシ行なう。
次に、第４図はＰチャネルＭＯ８ＬＳＩに適用した例で
あるが、この場合には、Ｐ 層４１ａの上にＮｆｆ１４
１ｂを形成したＮオンＰ＋エピタキシャルウェハーから
なる基板４１に、まず通常の工程によシボロンをイオン
インプランテーションもしくはデポジション等によシド
ープしてＰＪｉ４２，４３を作った後、リンもしくはヒ
素をデポジションしてカソードとしてのＮ層４４を形成
する。ここで、カソード領域において表面ブレークダウ
ンのだめの接地とカソード側の１ａｔ４２とカソードＮ
層４４との短絡を同じＡ１配線４５によシ同時に行なう
。
あるが、この場合には、Ｐ 層４１ａの上にＮｆｆ１４
１ｂを形成したＮオンＰ＋エピタキシャルウェハーから
なる基板４１に、まず通常の工程によシボロンをイオン
インプランテーションもしくはデポジション等によシド
ープしてＰＪｉ４２，４３を作った後、リンもしくはヒ
素をデポジションしてカソードとしてのＮ層４４を形成
する。ここで、カソード領域において表面ブレークダウ
ンのだめの接地とカソード側の１ａｔ４２とカソードＮ
層４４との短絡を同じＡ１配線４５によシ同時に行なう
。
この場合αＰＮｐはほぼ一定であり、αＮＰＮが電流の
関数であってΣα−１の条件が与えられる。なお、４６
ａは絶縁膜、４６ｂはポリシリコン電極、４７はＬＯＣ
Ｏ８酸化膜からなる素子間分離絶縁膜、４８はＰＳＧか
らなる表面保護膜である。この場合、Ｐ基板上にＮ−ウ
ェルを形成したウェハーから出発してもよい。
関数であってΣα−１の条件が与えられる。なお、４６
ａは絶縁膜、４６ｂはポリシリコン電極、４７はＬＯＣ
Ｏ８酸化膜からなる素子間分離絶縁膜、４８はＰＳＧか
らなる表面保護膜である。この場合、Ｐ基板上にＮ−ウ
ェルを形成したウェハーから出発してもよい。
以上、ＰオンＮ＋エビタキシャルウエハーマタはＰ−ウ
ェルｆ＞Ｎウェハーから出発するＮチャネルＭＯ８’Ｌ
ＳＩについてアノード側ゲートとアノードとを短絡する
構造およびＮオンＰ エピタキシャルウェハーまた１ｄ
Ｎ−ウェルオンＰウェハーから出発するＰチャネルＭＯ
８ＬＳＩについて、カソード側ゲートとカソードとを短
絡する構造を用いた場合を例にして説明したが、αＮＰ
ＮとαＰＮＰとが実用的な見地においてΣα＝−１を満
足するものである限り、アノードもしくはカソードと下
地との短絡構造は不要である。なお、この場合、前者（
Ｎチャネル）については基板２層３１ｂを負電位に、サ
ブストレートＮ＋層３１ａを正電位に、後者（Ｐチャネ
ル）については基板Ｎ層４１ｂを正電位に、サブストレ
ー）Ｐ＋層４’ｌａを負電圧にバイアスすることによシ
、基板３１ｂと３１ａおよび４１ｂと４１ａとの間を電
気的に絶縁する必要のあることは勿論である。
ェルｆ＞Ｎウェハーから出発するＮチャネルＭＯ８’Ｌ
ＳＩについてアノード側ゲートとアノードとを短絡する
構造およびＮオンＰ エピタキシャルウェハーまた１ｄ
Ｎ−ウェルオンＰウェハーから出発するＰチャネルＭＯ
８ＬＳＩについて、カソード側ゲートとカソードとを短
絡する構造を用いた場合を例にして説明したが、αＮＰ
ＮとαＰＮＰとが実用的な見地においてΣα＝−１を満
足するものである限り、アノードもしくはカソードと下
地との短絡構造は不要である。なお、この場合、前者（
Ｎチャネル）については基板２層３１ｂを負電位に、サ
ブストレートＮ＋層３１ａを正電位に、後者（Ｐチャネ
ル）については基板Ｎ層４１ｂを正電位に、サブストレ
ー）Ｐ＋層４’ｌａを負電圧にバイアスすることによシ
、基板３１ｂと３１ａおよび４１ｂと４１ａとの間を電
気的に絶縁する必要のあることは勿論である。
以上の説明は、入力Ｖｉｎが接地に対して正方向に印加
するものとして、これに対する保護構造について行なっ
たが、仮に負方向サージが印加された場合には、上述し
た例では接合ＪＰＨの逆ブレークダウン電圧ｖＢＤがゲ
ート入力に印加されて逆方向に対するサージ耐量が悪く
なる。
するものとして、これに対する保護構造について行なっ
たが、仮に負方向サージが印加された場合には、上述し
た例では接合ＪＰＨの逆ブレークダウン電圧ｖＢＤがゲ
ート入力に印加されて逆方向に対するサージ耐量が悪く
なる。
このような場合には、第５図に示すようにアノード電極
に対する士両方向の電圧印加に対してともにターンオー
バーするようなＰＮＰＮスイッチダイオードを保護ダイ
オードとして用いることにより、上記逆方向サージ印加
に対する耐量をも大きく１′ることかできる。
に対する士両方向の電圧印加に対してともにターンオー
バーするようなＰＮＰＮスイッチダイオードを保護ダイ
オードとして用いることにより、上記逆方向サージ印加
に対する耐量をも大きく１′ることかできる。
すなわち、第５図は第６図に示すような特性を有する双
方向ダイオードを用いた例を示したもので、Ｎ 層５１
ａおよびその上の２層５１ｂからなるエピタキシャルウ
ェハーによって構成された基板５１にＮ層５２．５３を
形成し、その両ＮＪ皆５２゜５３にＰ層５４．５５を形
成したうえでそれぞれ表面においてＡＬ配線５６ａ 、
５６ｂにより短絡しである。なお、５７ａは絶縁膜、
５７ｂはＡ１配）ｌＪ５６ｃに接続されたポリシリコン
電極である。寸だ、５８はＬＯＧＯ３酸化膜からなる素
子間分離絶縁膜、５９はＰＳＧからなる表面保穫膜であ
る。
方向ダイオードを用いた例を示したもので、Ｎ 層５１
ａおよびその上の２層５１ｂからなるエピタキシャルウ
ェハーによって構成された基板５１にＮ層５２．５３を
形成し、その両ＮＪ皆５２゜５３にＰ層５４．５５を形
成したうえでそれぞれ表面においてＡＬ配線５６ａ 、
５６ｂにより短絡しである。なお、５７ａは絶縁膜、
５７ｂはＡ１配）ｌＪ５６ｃに接続されたポリシリコン
電極である。寸だ、５８はＬＯＧＯ３酸化膜からなる素
子間分離絶縁膜、５９はＰＳＧからなる表面保穫膜であ
る。
上記構成において、同図（、）に示すようにアノード側
に＋Ｖが印加された場合には、接合ＪＮＰは逆方向、Ｊ
ＰＮは順方向となるためにアノード側のゲ−）Ｎ層５２
への空乏層の延びはカソード側のそれよりも大きくなる
。その結果、アノード側にゲートのベース抵抗ＲＢＡに
よる自己バイアス効果が起とシ、電流ｉＴ（正）におい
てアノード側ＰＮ接合が順方向となシ、ＰＮＰＮ動作に
よりターンオーバーに至る。この場合、カソード側の２
層５５はフローティングの状態で何の役目も果さない。
に＋Ｖが印加された場合には、接合ＪＮＰは逆方向、Ｊ
ＰＮは順方向となるためにアノード側のゲ−）Ｎ層５２
への空乏層の延びはカソード側のそれよりも大きくなる
。その結果、アノード側にゲートのベース抵抗ＲＢＡに
よる自己バイアス効果が起とシ、電流ｉＴ（正）におい
てアノード側ＰＮ接合が順方向となシ、ＰＮＰＮ動作に
よりターンオーバーに至る。この場合、カソード側の２
層５５はフローティングの状態で何の役目も果さない。
他方、同図（ｂ）に示すようにアノード側に一■が印加
された場合には、接合ＪＮＰが順方向、Ｊ、１．が逆方
向となるため、カソード側のゲートＮ層５３への空乏層
の延びはアノード側のそれよりも大きくなる。その結果
、カソード側にゲートのペース抵抗”ＢＣによる自己バ
イアス効果が起こり、電流ｉＴ（負）においてカソード
側ＰＮ接合が順方向となり、ＰＮＰＮ動作によりターン
オーバーに至る。
された場合には、接合ＪＮＰが順方向、Ｊ、１．が逆方
向となるため、カソード側のゲートＮ層５３への空乏層
の延びはアノード側のそれよりも大きくなる。その結果
、カソード側にゲートのペース抵抗”ＢＣによる自己バ
イアス効果が起こり、電流ｉＴ（負）においてカソード
側ＰＮ接合が順方向となり、ＰＮＰＮ動作によりターン
オーバーに至る。
このようにして第５図に示したような構造をとることに
より、正逆両方向のサージ印加に対して保護可能なゲー
ト保護回路が得られる。
より、正逆両方向のサージ印加に対して保護可能なゲー
ト保護回路が得られる。
以上説明したように、本発明によれば信号入力部にＰＮ
ＰＮダイオード構造を設け、そのターンオーバーを利用
してサージ電圧を吸収するようにしたことにより、ゲー
ト破壊を有効に防止するととが可能となｌ）、ＭＯＳ
ＬＳＩの集積度の向上にきわめて有効である。
ＰＮダイオード構造を設け、そのターンオーバーを利用
してサージ電圧を吸収するようにしたことにより、ゲー
ト破壊を有効に防止するととが可能となｌ）、ＭＯＳ
ＬＳＩの集積度の向上にきわめて有効である。
第１図（ａ） 、 （ｂ）は従来のゲート保護回路の構
成例を示す断面図および平面図、第２図（、）は本発明
の詳細な説明するためのＰＮＰＮダイオードの構成例を
示す図、同図（ｂ）はブレークダウン特性を示す図、同
図（Ｃ）はＭＯ８形電界効果トランジスタに対する接続
状態を示す等価回路図、第３図（ａ）および（ｂ）は本
発明の一実施例を示す断面図および平面図、第４図は本
発明の他の実施例を示す断面図、第５図（ａ）、（ｂ）
は本発明のさらに他の実施例を示す断面図および第６図
は第５図のＰＮＰＮダイオードのターンオーバー特性を
示す図である、 ２１ ・・ ・・ＰＮＰＮダイオード、２２・・ ・
・ＭＯ８形電界効果トランジスタ、３’１，４１．５１
・・・・基板、３１ｍ、５１ａ・・・・基板を構成する
エピタキシャルＮ Ｎ、、 ３１ｂ、５１ｂ・・・・
基板を構成するＰ層、３２ 、３３ 、４４ 、５２
、５３−−−−ＮＪｒｇ＆、３４，４２，４３，５４．
５５−−Ｐ層、３５，３７．４５．５６ａ 、 ５６ｂ
、 ５６ｃ １１＠ ａ・Ａヱ配線、３６ｂ 、 ４
６ｂ 、 ５７ｂψ・・・ポリン１ノコン電極、４１ａ
・・・・基板を構成するエピタキシャルＰ 層、４１ｂ
・・・・基板を構成するエピタキシャルＮ層。 第５図 第６図
成例を示す断面図および平面図、第２図（、）は本発明
の詳細な説明するためのＰＮＰＮダイオードの構成例を
示す図、同図（ｂ）はブレークダウン特性を示す図、同
図（Ｃ）はＭＯ８形電界効果トランジスタに対する接続
状態を示す等価回路図、第３図（ａ）および（ｂ）は本
発明の一実施例を示す断面図および平面図、第４図は本
発明の他の実施例を示す断面図、第５図（ａ）、（ｂ）
は本発明のさらに他の実施例を示す断面図および第６図
は第５図のＰＮＰＮダイオードのターンオーバー特性を
示す図である、 ２１ ・・ ・・ＰＮＰＮダイオード、２２・・ ・
・ＭＯ８形電界効果トランジスタ、３’１，４１．５１
・・・・基板、３１ｍ、５１ａ・・・・基板を構成する
エピタキシャルＮ Ｎ、、 ３１ｂ、５１ｂ・・・・
基板を構成するＰ層、３２ 、３３ 、４４ 、５２
、５３−−−−ＮＪｒｇ＆、３４，４２，４３，５４．
５５−−Ｐ層、３５，３７．４５．５６ａ 、 ５６ｂ
、 ５６ｃ １１＠ ａ・Ａヱ配線、３６ｂ 、 ４
６ｂ 、 ５７ｂψ・・・ポリン１ノコン電極、４１ａ
・・・・基板を構成するエピタキシャルＰ 層、４１ｂ
・・・・基板を構成するエピタキシャルＮ層。 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １、 ＭＯ８形電界効果トランジスタを基本素子とする
ＭＯ８形半導体集積回路において、信号入力部の半導体
基板にＰＮＰＮダイオード構造を備え尚該ＰＮＰＮダイ
オードのターンオーバーによってサージ電圧を吸収する
ゲート保護回路を設けたことを特徴とするＭＯ８形半導
体集積回路。 ２ 半導体基板として高不純物濃度の基板上に反対導電
形の半導体層を形成し２てなるエピタキシャルウェハー
を用いたことを特徴とする特許請求の範凹第１項記載の
ＭＯ８形半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7610183A JPS59202658A (ja) | 1983-05-02 | 1983-05-02 | Ｍｏｓ形半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7610183A JPS59202658A (ja) | 1983-05-02 | 1983-05-02 | Ｍｏｓ形半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59202658A true JPS59202658A (ja) | 1984-11-16 |
Family
ID=13595478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7610183A Pending JPS59202658A (ja) | 1983-05-02 | 1983-05-02 | Ｍｏｓ形半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0262530A1 (de) * | 1986-09-23 | 1988-04-06 | Siemens Aktiengesellschaft | Halbleiterbauelemente mit Leistungs-MOSFET und Steuerschaltung |
| US4937646A (en) * | 1985-07-09 | 1990-06-26 | Siemens Aktiengesellschaft | MOSFET with temperature protection |
-
1983
- 1983-05-02 JP JP7610183A patent/JPS59202658A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4937646A (en) * | 1985-07-09 | 1990-06-26 | Siemens Aktiengesellschaft | MOSFET with temperature protection |
| EP0262530A1 (de) * | 1986-09-23 | 1988-04-06 | Siemens Aktiengesellschaft | Halbleiterbauelemente mit Leistungs-MOSFET und Steuerschaltung |
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