KR0147454B1 - 반도체 보호회로 및 그 장치 - Google Patents

반도체 보호회로 및 그 장치

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KR0147454B1 KR1019940023304A KR19940023304A KR0147454B1 KR 0147454 B1 KR0147454 B1 KR 0147454B1 KR 1019940023304 A KR1019940023304 A KR 1019940023304A KR 19940023304 A KR19940023304 A KR 19940023304A KR 0147454 B1 KR0147454 B1 KR 0147454B1
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다카오 이토
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사토 후미오
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Abstract

본 발명은 정전파괴에 대한 신뢰성을 훼손하는 일 없이 신호전하의 손실을 억제하고, 점유면적이 커지지 않도록 하며, 고주파신호를 취급하는 단자에도 붙일 수 있는, 기생용량에 의한 성능의 열화를 억제한 반도체 보호회로 및 그 장치를 제공하는 것을 목적으로한다.
이를 위해 본 발명에서는, 입출력단자(1)와 PMOS트랜지스터(2)의 드레인이 접속된다. 상기 PMOS트랜지스터(2)의 게이트는 제어단자(5)에 접속되고, 소스는 기생용량(접합 콘덴서 4)을 가진 다이오드(3)의 캐소드와 접속된다. 상기 다이오드(3)의 애노드는 최저전위와 접속된다. 입출력단자(1)와 PMOS트랜지스터(2)의 드레인의 접속점에는 내부회로가 접속된다. 내부회로가 동작상태로 있을 때에는 제어단자(5)가 온의 상태이고, 내부회로가 비동작상태로 있을 때에는 제어단자(5)가 오프상태이도록 연동된다.
이러한 본 발명에 의해, 정전파괴에 대한 신뢰성을 손상시키지 않고, 고주파특성이 양호하며 또한 높은 집적도를 얻을 수 있고, 신호전하의 손실이 없는 반도체 보호회로 및 장치를 얻을 수 있다.

Description

반도체 보호회로 및 그 장치
제1도는 본 발명의 실시예인 반도체 보호회로의 도면,
제2도는 본 발명의 실시예인 반도체 보호장치의 단면도,
제3도는 종래의 반도체 보호회로의 도면,
제4도는 종래의 반도체 보호장치의 단면도,
제5도는 제3도에 도시된 회로의 문제점을 지적하기 위한 도면이다.
*도면의 주요부분에 대한 상세한 설명
1,101:입출력단자 2,102a:PMOS트랜지스터
102b,102c:NMOS트랜지스터 102d:바이폴라트랜지스터
3,103a,103c:PN접합다이오드 103b,103d:쇼트키접합다이오드
4:접합(Junction)콘덴서 5:제어단자
11,111:P형반도체기판 12:N형매립층
13:P형에피택셜층 14:N웰층
15,115:선택산화막 16:채널영역
17:게이트산화막 117:얇은산화막
18,118:게이트 20,120:드레인영역
21,121:소스영역 22,122:CVD막
23,23a,23b,123:전극및배선층 24:N웰층(14)의추출용전극
[산업상의 이용분야]
본 발명은 반도체 보호회로 및 그 장치에 관한 것으로, 특히 고주파신호의 입출력단자에서 외부로부터의 서지(Surge)에 대해 내부회로를 보호하는 반도체 보호회로 및 그 장치에 관한 것이다.
[종래의 기술 및 그 문제점]
현재, 일반적으로 사용되고 있는 반도체 보호회로는 제3도(a)에 나타낸것처럼 PN접합 다이오드(103a)나 쇼트키접합 다이오드(103b)로 구성하는 예와, PN접합 다이오드를 소스와 드레인을 접속시킨 MOS트랜지스터로 대신한 제3도(b)의 예와,전류구동능력이 뒤떨어지는 MOS트랜지스터를 보충하기 위해 바이폴라 트랜지스터를 부설하는 제3도(c)의 예가 있다. 제3도(a)에서는 PN접합 다이오드(103a)를 입출력단자(101)와 전원(Vcc)간에, 또한 쇼트키접합 다이오드(103b)를 입출력단자(101)와 최저전위(접지)간에 배치하고 있다. 이 경우, PN접합 다이오드(103a)의 캐소드측 전극을 전원(Vcc;최고전위)에, 애노드측 전극을 입출력단자(101)에, 또한, 쇼트키접합 다이오드(103b)의 캐소드측 전극을 입출력단자(101)에, 애노드측 전극을 최저전위에 각각 접속하고 있다.
제3도(b)에서 명백하듯이, MOS트랜지스터를 사용하는 경우에는 입출력단자(101)를 MOS트랜지스터의 드렌인에, 게이트 및 소스를 전원(Vcc) 또는 최저전위에, 또한 MOS트랜지스터의 백 게이트는 최저전위 또는 전원(Vcc)에 각각 접속한다.
제3도(c)는 제3도(b)의 구조에 NPN 바이폴라 트랜지스터를 접속한 예로서, MOS트랜지스터(102c)의 소스를 NPN 바이폴라 트랜지스터(102d)의 에미터에, 콜렉터를 전원(Vcc)에, 또한 에미터를 입출력단자(101)에 각각 접속한다. 제3도(a)의 회로에서는 입출력단자(101)에 정(+)의 서지전압이 인가된 때에는 PN접합 다이오드(103a)가 도통하기 때문에 내부회로가 보호된다. 쇼트키접합 다이오드(103b)는 입출력단자(101)와 최저전위간에 접속되어 있으므로, 부(-)의 서지가 인가된 때에 도통하여 내부회로를 보호한다.
다음에는 종래의 반도체 보호장치의 구조를 제4도를 이용하여 설명한다. 제4도는 제3도(c)의 반도체 보호장치를 반도체기판상에 실현한 단면도이다.
P형 반도체기판(111)에는 NPN 바이폴라 트랜지스터 및 NMOS 트랜지스터가 형성되는 N웰 층(114; N-well層)이 형성된다. P형 반도체기판(111)에 있어서, N웰 층(114a)의 좌측과 N웰 층(114a)과 N웰 층(114b)의 사이, N웰 층(114b)과 N웰 층(114c)의 사이, N웰 층(114c)의 우측에는 선택산화막(115)이 형성된다. 또한 N웰 층(114a, 114b, 114c)의 표면에는 얇은 산화막(117)이 형성되어, P형 반도체기판(111)의 표면을 보호한다. N웰 층(114a)과 N웰 층(114b)간의 선택산화막(115)상에는 폴리실리콘인 게이트(118)가 설치된다. N웰 층(114a)과 N웰 층(114b)의 표면에는 각각 소스영역(121)과 드레인영역(120)이 형성된다. 최후로, P형 반도체기판(111) 윗면에 CVD막(122)이 퇴적되고, 각 영역에 대응되는 부분을 제거하여 구멍을 뚫은 후, 이 구멍을 매립하도록 전극 및 배선층(123)을 설치하여 반도체 보호장치를 완성한다.
제5도에 의거 제3도(a)~(c)에 나타낸 반도체 보호회로의 문제점을 설명하면 다음과 같다. 즉, 보드(A)와 보드(B)가 접속코드(C)로 접속되어 있을 때, 보드(A)측의 전원전압을 통상동작레벨로 유지한 채로 보드(B)측의 전원을 끊어서 점(c)의 저위를 GND레벨까지 떨어뜨리면, 보드(A)의 출력전압(도면중 점(b)의 전위)이 하이레벨이라면 PN접합 다이오드(103c)가 온(ON)되고나서 점(b)으로부터 점(c)까지 헛된 전류가 흐르므로, 입출력단자에 인가된 신호전하의 로스(손실)가 생긴다는 결점이 있다. 또한, 종래의 입출력 보호장치에 있어서는 제4도에 나타낸 것처럼 브레이크 다운 전류의 집중에 의한 파괴를 방지하기 위해, 반도체기판 표면에 바이폴라 트랜지스터, MOS트랜지스터를 설치하지 않으면 안되고, 그로 인해 전체의 점유면적이 크게 되어, 접적도를 높이는 것에 지장을 주게 된다. 더욱이, 입축력단자에 붙는 기생용량이 다이오드의 기생용량을 포함해 버려서 고주파신호가 통과하는 입출력단자에서는 신호의 감쇄가 문제로 된다. 따라서 고주파성능을 높이는 경우에는 입출력 보호장치를 붙일 수 없음으로 인해 정전파괴에 대한 신뢰성을 희생시킨다는 결점이 있다.
[발명의 목적]
본 발명은 상기한 문제점을 감안하여 이루어진 것으로, 정전파괴에 대한 신뢰성을 훼손하는 일 없이 신호전하의 손실을 억제하고, 점유면적이 커지지 않도록 하며, 고주파신호를 취급하는 단자에도 붙일 수 있는, 기생용량에 의한 선능의 열화를 억제한 반도체 보호회로 및 그 장치를 제공하는 것을 목적으로 한다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 반도체 보호회로는, 소스, 드레인중 한쪽이 입출력단자에 접속되는 디플리션형 MOS트랜지스터와, 이 디플리션형 MOS트랜지스터의 소스, 드레인중 한쪽에 접속되는 내부회로, 상기 디플리션형 MOS트랜지스터의 게이트에 접속되는 제어단자, 캐소드가 상기 디플리션형 MOS트랜지스터의 소스, 드레인중 다른 쪽에 접속되고 애노드가 최저전위에 접속되는 정류회로를 구비한 것을 특징으로 한다. 또한, 상기 내부회로가 동작상태로 되는 때에는 상기 제어단자에 고전위전원이 접속되어, 상기 디플리션형 MOS트랜지스터는 차단상태로 되고, 이 내부회로가 비동작상태로 되는 때에는 상기 제어단자에 저전위전원이 접속되어, 이 디플리션형 MOS트랜지스터는 도통상태로 되는 것을 특징으로 한다.
본 발명의 반도체 보호장치에 있어서는, 최저전위에 접속되는 P형 반도체기판과, 이 반도체기판중에 형성되는 N형 매립층, 상기 반도체기판 표면에 형성되고 또한 상기 매립층과 전기적으로 접속되는 N형 불순물층, 이 불순물층에 형성되는 디플리션형 MOS트랜지스터를 갖추고, 이 디플리션형 MOS트랜지스터의 소스영역과 드레인영역중 한쪽과 입출력단자와 내부회로가 전기적으로 접속되며, 상기 디플리션형 MOS트랜지스터의 소스영역과 드레인영역중 다른쪽은 상기 매립층과 전기적으로 접속되는 것을 특징으로 한다.
(작용)
본 발명에 의하면, 제어단자가 오프상태(디플리션 MOS트랜지스터가 저전위전원에 접속된 상태)인 때에는 등가적으로 큰 기생용량을 가진 정류회로가 입출력단자에 접속되게 되기 때문에, 정전파괴에 대한 신뢰성이 향상된다. 한편, 제어단자가 온상태(디플리션형 MOS트랜지스터가 고전위전원에 접속된 상태)인 때에는 정류회로는 끊어지고, 디플리션형 MOS트랜지스터의 기생용량이 입출력단자에 등가적으로 접속되기만 하므로 제어단자가 온상태인 때의 기생용량이 대폭 작아져서 고주파특성이 향상된다. 또한, 본 발명에서 불순물층 표면에 노출되어 있는 것은 디플리션형 MOS트랜지스터뿐이므로 집적도에 거의 영향을 주는 일도 없다. 더욱이, 본 발명에서는 제어단자가 오프상태이더라도 입출력단자와 최저전위는 쇼트되어 있지 않으므로, 신호전하의 손실은 생기지 않는다.
[실시예]
본 발명의 실시예에 따른 반도체 보호회로에 대해 제1도를 이용하여 설명한다.
제1도에 있어서, 입출력단자(1)는 디플리션형 PMOS트랜지스터(2)의 드레인과 접속되어 있다. 이 PMOS트랜지스터(2)의 게이트는 제어단자(5)에 접속되고, 소스는 기생용량을 가진 다이오드(3)의 캐소드와 접속되며, 다이오드(3)의 애노드는 최저전위(접지)에 접속되어 있다. 이 제어단자(5)는 도시하지 않았지만 PMOS트랜지스터(2)의 게이트전압의 문턱치보다 큰 전압을 발생시키는 전압원인 고전위전원과, PMOS트랜지스터(2)의 게이트전압의 문턱치보다 작은 전압을 발생시키는 전압원인 저전위전원의 사이에서 전환·접속될 수 있도록 되어 있다. 도면에서는 등가회로적으로 다이오드(3)와 접합콘덴서(4)가 병렬접속된 형태로 되어 있다. 입출력단자(1)와 PMOS트랜지스터(2)의 드레인의 접속점에는 내부회로가 접속된다.
이러한 회로구성에 있어서, 내부회로는 제어단자(5)와 연동하고 있는바, 내부회로가 동작상태에 있을 때에는 제어단자(5)가 온의 상태(제어단자(5)가 고전위전원에 접속된 상태)이고, 내부회로가 비동작상태로 있을 때에는 제어단자(5)가 오프인 상태(제어단자(5)가 저전위전원에 접속된 상태)이다. 제어단자(5)가 오프인 상태에서는 PMOS트랜지스터(2)의 채널영역은 도통상태로 되기 때문에, 입출력단자(1)와 다이오드(3)는 쇼트된 상태로 된다. 입출력단자(1)에 -의 전위의 서지가 인가된 경우에는 다이오드(3)는 순바이어스상태로 되어, 내부회로에 큰 -전압이 인가되는 것을 방지한다. 입출력단자에 +의 서지전압이 인가된 경우에는 다이오드(3)가 브레이크 다운됨으로써 다이오드(3)의 브레이크 다운 내압 이상의 전압이 내부회로에 인가되는 것을 방지한다. 더욱이, 통상적으로 서지는 외부 정전용량에 축적된 전하 Q가 원인이 되어 일어나는 것을 생각한다면, V=Q/C의 관계로 나타낸 것처럼 서지전압 V를 접합 콘덴서(4)의 정전용량을 크게 취함으로써 충분히 작게 할 수 있다. 제어단자(5)가 온인 상태에서는 PMOS트랜지스터(2)는 차단상태로 되고, 입출력단자(1)와 내부회로간의 기생용량은 PMOS트랜지스터(2)의 드레인과 백 게이트의 작은 PN다이오드에 의한 용량만으로 된다. 이상과 같이, 본 발명의 반도체 보호회로는, 정전파괴가 IC나 IC를 장착한 기판의 취급중에 일어나고, 내부회로의 전원이 투입된 상태에서는 일어나기 어렵다는 것에 주목하여, PMOS트랜지스터(2)를 제어단자(5)가 온인 상태에서는 다이오드(3)를 입출력단자(1)로부터 전기적으로 끊는 스위치로서 기능시키는 것을 특징으로 한다.
제1도의 회로의 기능을 실현하는 본 발명의 입출력 보호장치의 구조를 제2도에 나타냈다. 제2도는 본 발명의 입출력 보호장치의 단면도이다.
P형 반도체기판(11)에는 N형 매립층(12)이 형성되어 있다. N형 매립층(12)은 제1도에 나타낸 접합 콘덴서(4)의 정전용량을 크게 하기 위해 배선 영역까지 넓게 형성되어 있는 것이 바람직하다. N형 매립층(12)상에는 P형 에피택셜층(13)과, P형 에피택셜층(13)에 끼워지도록 N웰 층(14)이 형성되어 있다. 이N웰 층(14)의 표면이 PMOS트랜지스터 형성영역으로 된다. P형 에피택셜층(13)의 표면에는 선택산화막(15)이 형성되어 소자분리영역으로 되어 있다. N웰 층(14)의 표면에는 채널영역(16)이 형성되고, 채널영역(16)의 윗면에는 게이트산화막(17)이 형성되며, 게이트산화막(17)의 윗면에는 폴리실리콘으로 이루어진 게이트(18)가 형성된다. N웰 층(14)의 표면에는 그 이외에 채널영역(16)을 사이에 두고 채널영역(16)의 좌측으로 인접하게 드레인영역(20)과, 우측으로 인접하게 소스영역(21)이 형성된다. 소스영역(21)의 우측으로 인접하게 또한 N웰 층(14)의 표면에는 N웰 층(14)의 추출용 전극(24)이 형성되어 있다. 선택산화막(15)의 윗면을 포함하는 N웰 층(14)의 윗면에는 보호막으로 되는 CVD막(22)이 퇴적되고, 드레인전극과 소스전극, 게이트전극, 그리고 N웰 층(14)의 추출용 전극(24)에 대응되는 부분이 제거되어 구멍이 뚫린 후, 이 구멍을 매립하도록 전극 및 배선층(23)이 설치된다. 그 중, 전극 및 배선층(23a)에는 도시하지는 않았지만 입출력단자(1)와 내부회로가 접속된다. 또한, 전극 및 배선층(23b)은 소스영역(21)과 N웰 층(14)의 추출용 전극(24)이 전기적으로 접속되게 된다. 이 반도체 보호장치의 구조에 의하면, P형 반도체기판(11)과 N형 매립층(12)의 사이, N형 매립층(12)과 P형 에피택셜층(13)의 사이, P형 에피택셜층(13)과 N웰 층(14)의 사이에서 PN접합 다이오드가 형성되므로, PN접합면을 광범위하게 취할 수 있고, 제1도에 나타낸 접합 콘덴서(4)의 정전용량을 크게 할 수 있다.
다음에는 본 발명의 반도체 보호장치의 제조방법에 대해 제2도를 참조하여 설명한다.
저항률이 수10Ω㎝인 P형 반도체기판(11)상에 도즈량 1 X 1018~ 1019㎝-3인 N형 매립층(12)을 아이솔레이션 확산에 의해 4㎛의 층두께로 형성하고, N형 매립층(12)의 윗면에 에피택셜성장에 의해 P형 에피택셜층(13)을 형성한다.
P형 에피택셜층(13)을 형성한 후, 인을 P형 에피택셜층(13)의 표면으로 이온주입하고 열확산함으로써, 도즈량 1 X 1016㎝-3정도인 N웰 층(14)을 형성한다. 그 후, LOCOS법에 의해 선택산화막(15)을 형성하고, 잇따라 PMOS트랜지스터의 문턱치 전압 Vth를 결정하는 채널영역(16)을 보론의 이온주입에 의해 형성한다.
채널영역(16)을 형성한 후, 게이트산화를 행하여, 게이트산화막(17)을 형성하고, 잇따라 CVD(Chemical Vapor Deposition)법을 이용하여 N웰 층(14)의 표면에 폴리실리콘막을 형성한 후, 리소그래피에 의한 패터닝공정 및 에칭에 의해 게이트산화막(17)의 윗면에 게이트(18)을 형성한다.
다음에는 비소의 이온주입 및 열확산에 의해 도즈량 1 X 1020㎝-3정도인 N웰 층(14)의 추출용 전극(24)을 형성하고, 보론 또는 BF2의 이온주입 및 열확산에 의해 도즈량 1 X 1019~ 1020㎝-3정도인 드레인영역(20) 및 소스영역(21)을 형성한다.
최후로, 선택산화막(15)의 윗면을 포함하는 N웰 층(14)의 윗면에 CVD막(22)을 퇴적하고, 드레인전극, 소스전극, 게이트전극, N웰 층(14)의 추출용 전극(24)에 대응되는 CVD막(22)을 제거하여 구멍을 뚫은 후, 이 구멍을 매립하도록 전극 및 배선층(23)을 알미늄 스퍼터 등에 의해 형성한다. 전극 및 배선층(23)은 반드시 도면에 도시된 형상으로 되어 있을 필요는 없는 바, 전극 및 배선층(23b)은 소스영역(21)과 N웰 층(14)의 추출용 전극(24)이 전기적으로 접속되게끔 하기만 하면 된다.
한편, 본 실시예에서는 기생용량으로서 접합 콘덴서를 가진 PN다이오드를 서지 보호소자로 사용했지만, 서지 보호소자로서는 PN다이오드 이외에 게이트·소스를 쇼트시킨 점유면적이 큰 MOS트랜지스터나 바이폴라 트랜지스터와 저항을 조합한 회로를 제1도에 나타낸 PMOS트랜지스터(2)의 소스위치에 접속시켜도 마찬가지의 효과를 거둘 수 있다. 또한, 내부회로가 동작상태에 있을 때 제어소자(5)를 오프상태로 하고, 내부회로가 비동작상태에 있을 때 제어소자(5)를 온상태로 하는 것처럼, 내부회로와 제어소자(5)를 연동시키도록 하면, PMOS트랜지스터(2)에 대신하여 디플리션형 NMOS 트랜지스터를 이용하는 것도 마찬가지의 효과를 거둘 수 있다.
한편, 특허청구의 범위의 각 구성요건에 병기한 도면참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로, 본 발명의 기술적인 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
본 발명에 의하면, 정전파괴에 대한 신뢰성을 손상시키지 않고, 고주파 특성이 양호하게 되며 또한 높은 집적도를 얻을 수 있고, 신호전하의 손실이 없는 반도체 보호회로 및 장치를 얻을 수 있다.

Claims (3)

  1. 소스, 드레인중 한쪽이 입출력단자(1)에 접속되는 디플리션형 MOS트랜지스터(2)와, 이 디플리션형 MOS트랜지스터의 소스, 드레인중 한쪽에 접속되는 내부회로, 상기 디플리션형 MOS트랜지스터의 게이트에 접속되는 제어단자(5), 캐소드가 상기 디플리션형 MOS트랜지스터의 소스, 드레인중 다른쪽에 접속되고 애노드가 최저전위에 접속되는 정류회로(3)를 구비하여 구성된 것을 특징으로 하는 반도체 보호회로.
  2. 제1항에 있어서, 상기 내부회로가 동작상태로 되는 때에는 상기 제어단자(5)에 고전위전원(Vcc)이 접속되어, 상기 디플리션형 MOS트랜지스터(2)는 차단상태로 되고, 이 내부회로가 비동작상태로 되는 때에는 상기 제어단자에 저전위전원이 접속되어, 이 디플리션형 MOS트랜지스터는 도통상태로 되는 것을 특징으로 하는 반도체 보호회로.
  3. 최저전위에 접속되는 P형 반도체기판(11)과, 이 반도체기판중에 형성되는 N형 매립층(12), 상기 반도체기판 표면에 형성되고 또한 상기 매립층과 전기적으로 접속되는 N형 불순물층(14), 이 불순물층에 형성되는 디플리션형 MOS트랜지스터(2)를 갖추고, 이 디플리션형 MOS트랜지스터의 소스영역과 드레인영역중 한쪽과 입출력단자(1)와 내부회로가 전기적으로 접속되고, 상기 디플리션형 MOS트랜지스터의 게이트는 제어단자(5)에 접속되며, 또한 상기 디플리션형 MOS트랜지스터의 소스영역과 드레인영역중 다른쪽은 상기 매립층과 전기적으로 접속되는 것을 특징으로 하는 반도체 보호장치.
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