JP4750435B2 - 半導体スイッチ集積回路 - Google Patents
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Description
このようなGaAsFETを用いたアンテナスイッチでは、主にデプレッション型FETがスイッチ素子として用いられる。このデプレッション型FETを用いてスイッチを構成する方法としては主に以下に述べるように2種類の構成の方法がある。
アンテナスイッチは、複数のスイッチ素子を駆動するが、基本的には1つのスイッチ素子に対して1つの駆動信号が必要である。実際には、アンテナスイッチの外部からのスイッチ制御は、必要最低限の端子数で制御できるようにし、アンテナスイッチ内にデコーダ等の制御回路を設けて、外部から入力された制御信号を各スイッチ素子の制御に振り分ける構成を採ることが多い。
しかしながら、GaAsFET自体のESD耐性は必ずしも高くはない。特に、ゲート端子やオフ状態でのドレイン・ソース間は、デバイス構造にもよるが15Vから30V程度であり、低雑音素子などではこれよりも低い素子もある。
すなわち、ESD保護素子は、ESDサージが印加されない通常の動作時には高インピーダンスとなるように設計されるが、ESDによる大電流を放電させるという機能の特性上、素子サイズが大きいため、寄生容量が無視できない。かかる寄生容量は、高周波信号に対する不整合素子として作用し、挿入損失の増加、反射損失の増加を招く。このため、高周波信号端子にESD保護素子を接続する場合には寄生容量値はできる限り低いことが望ましい。
しかしながら、ESD保護と歪みの低減は、トレードオフの関係にあり、高周波信号端子にESD保護素子を用いた場合には、ESD保護と歪みの低減の双方を満足することは困難であった。
図7に示されたアンテナスイッチICは、単極双投スイッチ(以下、「SPDTスイッチ」と称す)としての機能を果たすものであり、第1のスイッチFET素子1は、第1の高周波信号端子51と第2の高周波信号端子52との間に直列接続され、第2のスイッチFET素子2は、第1の高周波信号端子51と第3の高周波信号端子53間に直列接続されたものとなっている。ここで、説明の便宜上、第1及び第2のスイッチFET素子1,2を”直列スイッチ素子”と称することとする。
ディプレッション型FETは、ノーマリーオン型と称され、オン状態が実現し易い素子である。例えば、ゲート電極を開放状態とした場合に、ソース又はドレインにESDが印加されると、ゲート・ドレイン間、又は、ゲート・ソース間の容量を通じてゲート電位が上昇し、ドレイン又はソース電極よりも高電位となるので、必ずオン状態となる。
これを図7に示された回路で見ると、第1乃至第4のスイッチFET素子1〜4は、ESDサージの有力な放電経路となるので、第1乃至第4のスイッチFET素子1〜4自体が破壊に到ることは少なくなる。
なお、この種の半導体スイッチ回路としては、例えば、特許文献1や特許文献2に開示されたようなものが知られている。
したがって、このようなことから、バイパスキャパシタ31〜34とスイッチ制御回路102は、各スイッチFET素子1〜4のゲートを接地電位、又は、これに近い低電位に固定する作用をなすものであると捉えることができる。
すなわち、スイッチ制御回路102を内蔵するアンテナスイッチICでは、スイッチFET素子が必ずしもオン状態にならず、オフ状態となる場合もあり、結果としてESD耐量の低下を招くという問題があった。
前記信号通過用スイッチFET素子及び前記バイパス用スイッチFET素子のゲートと前記スイッチ制御回路との間に、非動作時における前記各々のゲートを開放状態とする分離スイッチを設け、
前記バイパス用スイッチFET素子はキャパシタを介して接地されると共に、当該キャパシタには、ESD保護素子が並列接続されてなり、
ESDサージ印加時に全ての前記信号通過用スイッチFET素子及びバイパス用スイッチFET素子を導通せしめ、ESD放電を可能としてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。また、図7に示された従来回路と同一の構成要素については、同一の符号を付すこととする。
最初に、本発明の実施の形態における半導体スイッチ集積回路の基本構成例について、図1を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ集積回路は、スイッチ部101とスイッチ制御回路102とに大別されて構成されたものとなっており、スイッチ部101は、単極双投スイッチ(SPDTスイッチ)が構成された例となっている。
第1乃至第4のスイッチFET素子1〜4は、具体的にはディプレッション型FET(電界効果トランジスタ)が用いられている。
さらに、バイパス用スイッチFET素子としての第4のスイッチFET素子4は、そのドレイン(又はソース)が第3の高周波信号端子53に接続される一方、ソース(又はドレイン)と接地側との間には、第2のキャパシタ26と第2のESD保護素子22が並列接続されている。なお、説明の便宜上、第3及び第4のスイッチFET素子3,4を”並列スイッチ素子”と称することとする。
通常、ESD保護は、回路が個別部品として扱われている状態での問題、すなわち、換言すれば、半導体スイッチ集積回路に電源電圧が印加されておらず、かつ、第1乃至第3の高周波信号端子51〜53が開放状態での問題であるので、以下の説明においては、集積半導体回路がそのような状態にあるものとする。
スイッチ制御回路102には、電源電圧が印加されていないため、内部電源端子55にも電圧は生じないので、接地電位と同電位となる。このため、第1乃至第4の分離スイッチ61〜64のゲートも接地電位となり、第1乃至第4の分離スイッチ61〜64はオフ状態となる。
かかる状態は、第1乃至第4のスイッチFET素子1〜4のゲート側から第1乃至第4の分離スイッチ61〜64を見た場合、開放状態に等価である。
それによって第1のスイッチFET素子1においては、ドレイン(又はソース)とゲート間及びゲートとソース(又はドレイン)間の静電容量によってゲート電位の上昇を招くこととなる。
これは、並列スイッチ素子である第3及び第4のスイッチFET素子3,4においても同様であり、結局、全てのスイッチFET素子1〜4がオン状態となる。
このため、第1の高周波信号端子51における電位は、ESD保護素子21,22のクランプ電圧に対してわずかに高い電圧で保持されることとなる。
第1乃至第4のスイッチFET素子1〜4のゲート電位に関しては、前述した正極性のESDサージが印加された場合と同様である。
第1の高周波信号端子51に、負のESDサージが印加されると、第1のスイッチFET素子1のドレイン(又はソース)電位は、接地電位よりも低下する。これに対して第1のスイッチFET素子1のゲート電位は、接地電位であるにも関わらす、相対的にはドレイン(又はソース)の電位よりも高くなるので、結局、第1のスイッチFET素子1はオン状態となる。これは、他の第2乃至第4のスイッチFET素子2〜4においても同様であり、結局、第1乃至第4のスイッチFET素子1〜4は全てオン状態となる。すると、第1の高周波信号端子51に印加されたESDサージは、第3のスイッチFET素子3のソース(又はドレイン)及び第4のスイッチFET素子4のソース(又はドレイン)に現れることとなる。
したがって、第1の高周波信号端子51の電位は、ESD保護素子21,22のクランプ電圧よりわずかに高い電位に保持されることとなる。
なお、上述したESDに対する保護動作は、第2及び第3の高周波信号端子52,53にESDサージが印加された場合であっても基本的に同様である。
このように本発明の実施の形態における半導体スイッチ集積回路は正極性及び負極性のいずれのESDサージに対しても十分な保護機能を発揮するものとなっている。
この具体回路構成例は、特に、先の図1に示された基本回路構成における第1乃至第4の分離スイッチ61〜64のより具体的な回路例が示されたもので、以下、第1乃至第4の分離スイッチ61〜64の構成及びその周辺部分との接続について説明することとする。
第1のゲートスイッチFET5のドレイン(又はソース)は第1のゲート抵抗器41を介して第1のスイッチFET素子1のゲートに接続されると共に、第1のゲートスイッチFET5と第1のゲート抵抗器41との接続点は第1のバイパスキャシタ31を介して接地されている。
また、第2のゲートスイッチFET6のソース(又はドレイン)は第2の制御信号端子54bに接続される一方、ゲートは、分離スイッチ用第2のゲート抵抗器46を介してスイッチ制御回路102の内部電源端子55に接続されている。
また、第3のゲートスイッチFET7のソース(又はドレイン)は第3の制御信号端子54cに接続される一方、ゲートは、分離スイッチ用第3のゲート抵抗器47を介してスイッチ制御回路102の内部電源端子55に接続されている。
また、第4のゲートスイッチFET8のソース(又はドレイン)は第4の制御信号端子54dに接続される一方、ゲートは、分離スイッチ用第4のゲート抵抗器48を介してスイッチ制御回路102の内部電源端子55に接続されている。
また、ESD保護動作についても図1に示された基本回路構成例で説明したと同様であるので、ここでは、概括的な説明に留めることとする。
なお、ESD保護動作を考えるに際しての前提条件は、先の図1の基本回路構成例で説明したと同一であるとする。
そして、第3及び第4のスイッチFET素子3,4のソース(又はドレイン)にESDがそのまま現れる結果、ESDがそれぞれのソースに接続されているESD保護素子21,22の動作電圧Vtを越えた際に、ESD保護素子21,22が急激に導通状態になり、放電が行われることとなる。
最初に、図3に示された試験例について説明すれば、同図は、ESDサージとしてMM(Machine Model)+200Vのサージを第1の高周波信号端子51と接地間に印加した場合における第1の高周波信号端子51における端子電圧変化を示すものである。同図において、実線の特性線が本発明の実施の形態における半導体スイッチ集積回路の特性を示し、点線は同様な試験に対する従来回路での変化特性を示している。なお、従来回路は、図2に示された本発明の実施の形態における回路構成例の第1乃至第4の分離スイッチ61〜64を有しない構成であるとし、これは、以下、他の試験例でも同様である。
この40Vの電圧の内、約20VはESD保護素子21,22によるクランプ電圧であり、第1乃至第4のスイッチFET素子1〜4にはそれぞれ約10V程度の電圧が直接かかっているだけで、電圧破壊を十分免れることができている。
これに対して、従来回路の場合55Vに達し、破壊が生じてしまう。
この試験例では、端子電圧が負極性となっているサージ印加後約40ns付近までは、本発明の実施の形態における半導体スイッチ集積回路と従来回路との間にさほどの差はなく、−40V程度でクランプされている。
しかし、MMサージでは極性が反転するので、それ以後は両者の動作に差が生じる。すなわち、本発明の実施の形態における半導体スイッチ集積回路では、+20Vでクランプしている(図4の実線の特性線参照)のに対して、従来回路の場合、サージ印加後、約63ns付近で、+67Vの最大電圧が発生している(図4の点線の特性線参照)。
このように、本発明の実施の形態における半導体スイッチ集積回路では、サージの極性に関係なくスイッチFET素子がオン状態を維持できるため、サージ印加の際の端子電圧を低くクランプ可能であることが確認できる。
この試験例では、本発明の実施の形態における半導体スイッチ集積回路が大凡+30Vで端子電圧のクランプができている(図5の実線の特性線参照)のに対して、従来回路では最大140Vまで達しており(図5の点線の特性線参照)、本発明の実施の形態における半導体スイッチ集積回路が確実なESD保護機能を発揮していることが確認できる。
これらの試験例から本発明の実施の形態における半導体スイッチ集積回路では、従来回路に比べて低い電圧に確実にクランプさせることができ、従来に比して格段のESD保護機能の向上が図られるものとなっていることが確認できる。
2…第2のスイッチFET素子
3…第3のスイッチFET素子
4…第4のスイッチFET素子
21,22…ESD保護素子
51…第1の高周波信号端子
52…第2の高周波信号端子
53…第3の高周波信号端子
61…第1の分離スイッチ
62…第2の分離スイッチ
63…第3の分離スイッチ
64…第4の分離スイッチ
101…スイッチ部
102…スイッチ制御回路
Claims (2)
- 複数の高周波信号端子を有し、当該複数の高周波信号端子間には、それぞれ信号通過用スイッチFET素子が少なくとも1つ接続される一方、前記信号通過用スイッチFET素子の端部にそれぞれ接続された高周波信号端子のいずれか一方と接地間に少なくとも1つのバイパス用スイッチFET素子が接続されると共に、前記信号通過用スイッチFET素子及び前記バイパス用スイッチFET素子の動作を制御する信号を出力し、前記複数の高周波信号端子の内、所望の高周波信号端子間を導通可能とするよう構成されてなるスイッチ制御回路を具備してなる半導体スイッチ集積回路であって、
前記信号通過用スイッチFET素子及び前記バイパス用スイッチFET素子のゲートと前記スイッチ制御回路との間に、非動作時における前記各々のゲートを開放状態とする分離スイッチを設け、
前記バイパス用スイッチFET素子はキャパシタを介して接地されると共に、当該キャパシタには、ESD保護素子が並列接続されてなり、
ESDサージ印加時に全ての前記信号通過用スイッチFET素子及びバイパス用スイッチFET素子を導通せしめ、ESD放電を可能としてなることを特徴とする半導体スイッチ集積回路。 - 前記分離スイッチは、半導体素子からなるゲートスイッチを用いてなることを特徴とする請求項1記載の半導体スイッチ集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005074626A JP4750435B2 (ja) | 2005-03-16 | 2005-03-16 | 半導体スイッチ集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005074626A JP4750435B2 (ja) | 2005-03-16 | 2005-03-16 | 半導体スイッチ集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006261279A JP2006261279A (ja) | 2006-09-28 |
JP4750435B2 true JP4750435B2 (ja) | 2011-08-17 |
Family
ID=37100205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005074626A Expired - Fee Related JP4750435B2 (ja) | 2005-03-16 | 2005-03-16 | 半導体スイッチ集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4750435B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8462477B2 (en) * | 2010-09-13 | 2013-06-11 | Analog Devices, Inc. | Junction field effect transistor for voltage protection |
JP2018206883A (ja) * | 2017-06-01 | 2018-12-27 | 新日本無線株式会社 | 半導体高周波集積回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3135433B2 (ja) * | 1993-09-17 | 2001-02-13 | 株式会社東芝 | 半導体保護回路及びその装置 |
JP2004229075A (ja) * | 2003-01-24 | 2004-08-12 | Sony Corp | アンテナスイッチ回路及びアンテナスイッチ回路を備えた送受信装置 |
-
2005
- 2005-03-16 JP JP2005074626A patent/JP4750435B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006261279A (ja) | 2006-09-28 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071228 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110131 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110324 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110519 |
|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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