JPH06216373A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH06216373A JPH06216373A JP364993A JP364993A JPH06216373A JP H06216373 A JPH06216373 A JP H06216373A JP 364993 A JP364993 A JP 364993A JP 364993 A JP364993 A JP 364993A JP H06216373 A JPH06216373 A JP H06216373A
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- Japan
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- diffusion
- base layer
- conductivity type
- breakdown voltage
- semiconductor device
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- Pending
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Abstract
(57)【要約】
【目的】 電気的特性を低下させたり、チップ面積を増
やしたりすることなく、順方向のブレイクダウン電圧を
向上できる半導体素子を提供する。 【構成】 上面に凹状の溝部１２が形成された第１導電
型の半導体基板１と、溝部１２より不純物拡散され第１
導電型の半導体基板１に形成された第２導電型領域とを
有してなることを特徴とする。
やしたりすることなく、順方向のブレイクダウン電圧を
向上できる半導体素子を提供する。 【構成】 上面に凹状の溝部１２が形成された第１導電
型の半導体基板１と、溝部１２より不純物拡散され第１
導電型の半導体基板１に形成された第２導電型領域とを
有してなることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子、特に高耐圧
のプレーナー型サイリスタの構造に関する。
のプレーナー型サイリスタの構造に関する。
【０００２】
【従来の技術】従来の技術について、図２乃至図４を参
照して説明する。図２乃至図４はいずれも従来例による
半導体素子の断面図である。ここでは、プレーナ型サイ
リスタを例としてとり挙げる。各図における同一機能部
分には同一記号を付している。図２のプレーナ型サイリ
スタにおいて、１はＮ型シリコン基板、２はＮ型シリコ
ン基板に形成されたＰベース層、３はＰベース層に形成
されたＮ+ エミッタ層、４はアイソレーション拡散領
域、５はゲート電極、６はカソード電極、７はアノード
側Ｐ層、８は裏面電極（アノード電極）、９はＮ+ アニ
ューラリング、１０は熱酸化膜である。
照して説明する。図２乃至図４はいずれも従来例による
半導体素子の断面図である。ここでは、プレーナ型サイ
リスタを例としてとり挙げる。各図における同一機能部
分には同一記号を付している。図２のプレーナ型サイリ
スタにおいて、１はＮ型シリコン基板、２はＮ型シリコ
ン基板に形成されたＰベース層、３はＰベース層に形成
されたＮ+ エミッタ層、４はアイソレーション拡散領
域、５はゲート電極、６はカソード電極、７はアノード
側Ｐ層、８は裏面電極（アノード電極）、９はＮ+ アニ
ューラリング、１０は熱酸化膜である。
【０００３】図２に示す様なプレーナ型サイリスタのブ
レイクダウン電圧は、シリコン電極１の比抵抗が一定の
場合、ＰＮ接合の両端部の曲率により決定されるが、Ｐ
ベース層２とアイソレーション拡散領域４の拡散深さに
差がある為、各々とＮ基板１のＰＮ接合の両端部の曲率
は異なり、拡散が浅く、曲率の小さいＰベース層２のＰ
Ｎ接合が逆バイアスとなる順方向のブレイクダウン電圧
は、拡散が深く、曲率の大きい逆方向に比べ低くなる。
レイクダウン電圧は、シリコン電極１の比抵抗が一定の
場合、ＰＮ接合の両端部の曲率により決定されるが、Ｐ
ベース層２とアイソレーション拡散領域４の拡散深さに
差がある為、各々とＮ基板１のＰＮ接合の両端部の曲率
は異なり、拡散が浅く、曲率の小さいＰベース層２のＰ
Ｎ接合が逆バイアスとなる順方向のブレイクダウン電圧
は、拡散が深く、曲率の大きい逆方向に比べ低くなる。
【０００４】この様に順方向と逆方向のブレイクダウン
電圧に差があるサイリスタでは、結局、低い方の電圧ま
でしか耐量の保障が出来ない。
電圧に差があるサイリスタでは、結局、低い方の電圧ま
でしか耐量の保障が出来ない。
【０００５】そこで従来は、この順方向電圧を大きくす
る為に、図３に示す様に、Ｐベース層２の拡散を深くし
てＰベース層２両端の曲率を大きくする方法や、図４に
示す様に、Ｐベース層２の周辺にＰベース層２と同一の
拡散によりＰ+ ガードリング１１を設け、空乏層を伸ば
す方法等が用いられていた。
る為に、図３に示す様に、Ｐベース層２の拡散を深くし
てＰベース層２両端の曲率を大きくする方法や、図４に
示す様に、Ｐベース層２の周辺にＰベース層２と同一の
拡散によりＰ+ ガードリング１１を設け、空乏層を伸ば
す方法等が用いられていた。
【０００６】
【発明が解決しようとする課題】ところが、上記図３に
示す改善例の様に、Ｐベース層２の拡散を深くする方法
では、他の電気的特性（ゲートトリガ電流ＩGTや保持電
流ＩH 等）が低下するという問題があった。さらに、シ
リコン基板を厚くする必要があり、アイソレーション拡
散やＰベース層２の拡散時間が長くなる上、横方向への
拡散面積も増える為チップ面積が大きくなるという問題
点もあった。
示す改善例の様に、Ｐベース層２の拡散を深くする方法
では、他の電気的特性（ゲートトリガ電流ＩGTや保持電
流ＩH 等）が低下するという問題があった。さらに、シ
リコン基板を厚くする必要があり、アイソレーション拡
散やＰベース層２の拡散時間が長くなる上、横方向への
拡散面積も増える為チップ面積が大きくなるという問題
点もあった。
【０００７】また、図４に示すＰ+ ガードリングを設け
る方法においても、横方向への拡散も含めたＰ+ ガード
リング部の面積分が必要となり、チップ面積が大きくな
るという欠点があった。
る方法においても、横方向への拡散も含めたＰ+ ガード
リング部の面積分が必要となり、チップ面積が大きくな
るという欠点があった。
【０００８】そこで本発明の目的は、電気的特性を低下
させたり、チップ面積を増やしたりすることなく、順方
向のブレイクダウン電圧を向上できる半導体素子を提供
することにある。
させたり、チップ面積を増やしたりすることなく、順方
向のブレイクダウン電圧を向上できる半導体素子を提供
することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明は、上面に凹状の溝部が形成された第１導電型
の半導体基板と、前記溝部より不純物拡散され前記第１
導電型の半導体基板に形成された第２導電型領域とを有
してなることを特徴とする。
に本発明は、上面に凹状の溝部が形成された第１導電型
の半導体基板と、前記溝部より不純物拡散され前記第１
導電型の半導体基板に形成された第２導電型領域とを有
してなることを特徴とする。
【００１０】
【作用】本発明は上記のように、第１導電型の半導体基
板の溝部に、不純物拡散をして第２導電型領域を形成す
るので、第２導電型領域の両端部のＰＮ接合部の曲率を
大きくできる。従って、第２導電型領域の基板の拡散を
深くしたり、チップ面積を広くすることなく、且つ他の
電気的特性を低下させることなく、順方向のブレイクダ
ウン電圧を向上できる。
板の溝部に、不純物拡散をして第２導電型領域を形成す
るので、第２導電型領域の両端部のＰＮ接合部の曲率を
大きくできる。従って、第２導電型領域の基板の拡散を
深くしたり、チップ面積を広くすることなく、且つ他の
電気的特性を低下させることなく、順方向のブレイクダ
ウン電圧を向上できる。
【００１１】
【実施例】本発明の一実施例について、図１を参照して
説明する。図１は本実施例によるプレーナ型サイリスタ
の断面図である。なお、図２乃至図４に示す従来例と同
一機能部分には同一記号を付している。
説明する。図１は本実施例によるプレーナ型サイリスタ
の断面図である。なお、図２乃至図４に示す従来例と同
一機能部分には同一記号を付している。
【００１２】図１の実施例が、図２乃至図４の従来例と
異なるところは、チップ表面のＰベース層２を拡散する
前にＰベース層領域のシリコンをエッチングして、後述
する溝１２を形成し、この溝１２を通してＰベース層２
の拡散をおこなう点である。以下、本実施例による高耐
圧プレーナ型サイリスタの製造工程に従って説明する。
異なるところは、チップ表面のＰベース層２を拡散する
前にＰベース層領域のシリコンをエッチングして、後述
する溝１２を形成し、この溝１２を通してＰベース層２
の拡散をおこなう点である。以下、本実施例による高耐
圧プレーナ型サイリスタの製造工程に従って説明する。
【００１３】まず、Ｎ型シリコン基板１に熱酸化を行
い、このシリコン基板１の表面のＰベース領域となる部
分の酸化膜１０を、通常のフォトリソグラフィとエッチ
ング工程によりエッチングし開孔部を形成する。
い、このシリコン基板１の表面のＰベース領域となる部
分の酸化膜１０を、通常のフォトリソグラフィとエッチ
ング工程によりエッチングし開孔部を形成する。
【００１４】次に、フッ酸と硝酸の混合液により、開孔
部よりシリコン基板１をエッチングし深さ５〜６μｍ
の溝部１２を形成する。ここで、シリコン基板１のエッ
チングは横方向にも広がるため、この溝部１２の両端に
は曲面部が形成される。
部よりシリコン基板１をエッチングし深さ５〜６μｍ
の溝部１２を形成する。ここで、シリコン基板１のエッ
チングは横方向にも広がるため、この溝部１２の両端に
は曲面部が形成される。
【００１５】次いで、上記熱酸化膜１０の開孔部及びシ
リコン基板１の溝１２を通して、ボロン等のＰ型不純物
を拡散する事により曲率の大きな曲面部１３ａ，１４ａ
を有するＰＮ接合が形成される。
リコン基板１の溝１２を通して、ボロン等のＰ型不純物
を拡散する事により曲率の大きな曲面部１３ａ，１４ａ
を有するＰＮ接合が形成される。
【００１６】以下、公知の技術により、リン等の不純物
による選択拡散で、Ｎ+ エミッタ層３，Ｎ+ アニュラー
リング層９を形成し、さらにシリコン基板１の表面には
カソード電極６，ゲート電極５となるアルミニウム電極
を蒸着しパターニングする。最後にシリコン基板１表面
にも半田付けが可能な表面電極８を形成した後、個々の
チップにスクライビングして図１のプレーナ型サイリス
タを得る。
による選択拡散で、Ｎ+ エミッタ層３，Ｎ+ アニュラー
リング層９を形成し、さらにシリコン基板１の表面には
カソード電極６，ゲート電極５となるアルミニウム電極
を蒸着しパターニングする。最後にシリコン基板１表面
にも半田付けが可能な表面電極８を形成した後、個々の
チップにスクライビングして図１のプレーナ型サイリス
タを得る。
【００１７】以上のように本実施例によれば、プレーナ
型サイリスタのＰベース層２の拡散を深くする事なく、
Ｐベース層２の両端部のＰＮ接合の曲率を大きくでき、
他の電気的特性の低下やチップ面積や拡散時間を増やす
ことなく、順方向ブレイクダウン電圧を向上できる。
型サイリスタのＰベース層２の拡散を深くする事なく、
Ｐベース層２の両端部のＰＮ接合の曲率を大きくでき、
他の電気的特性の低下やチップ面積や拡散時間を増やす
ことなく、順方向ブレイクダウン電圧を向上できる。
【００１８】尚、上記サイリスタの他に、トランジスタ
やダイオード等のプレーナ型の素子についても実施例と
同様にブレイクダウン電圧の向上を図れる。
やダイオード等のプレーナ型の素子についても実施例と
同様にブレイクダウン電圧の向上を図れる。
【００１９】
【発明の効果】以上説明したように本発明によれば、電
気的特性の低下やチップ面積の増大、拡散時間の増加な
しに順方向のブレイクダウン電圧を向上できる半導体素
子を提供できる。
気的特性の低下やチップ面積の増大、拡散時間の増加な
しに順方向のブレイクダウン電圧を向上できる半導体素
子を提供できる。
【図１】本発明の一実施例によるプレーナ型サイリスタ
の断面図である。
の断面図である。
【図２】従来例によるプレーナ型サイリスタの断面図で
ある。
ある。
【図３】他の従来例によるプレーナ型サイリスタの断面
図である。
図である。
【図４】さらに他の従来例によるプレーナ型サイリスタ
の断面図である。
の断面図である。
１ Ｎ型シリコン基板（第１導電型の半導体基板） ２ Ｐベース層（第２導電型領域） １２ 溝部
Claims (1)
- 【請求項１】 上面に凹状の溝部が形成された第１導電
型の半導体基板と、前記溝部より不純物拡散され前記第
１導電型の半導体基板に形成された第２導電型領域とを
有してなることを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP364993A JPH06216373A (ja) | 1993-01-13 | 1993-01-13 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP364993A JPH06216373A (ja) | 1993-01-13 | 1993-01-13 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216373A true JPH06216373A (ja) | 1994-08-05 |
Family
ID=11563331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP364993A Pending JPH06216373A (ja) | 1993-01-13 | 1993-01-13 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102522333A (zh) * | 2012-01-09 | 2012-06-27 | 薛列龙 | 一种平面型双向触发二极管芯片制造方法 |
-
1993
- 1993-01-13 JP JP364993A patent/JPH06216373A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102522333A (zh) * | 2012-01-09 | 2012-06-27 | 薛列龙 | 一种平面型双向触发二极管芯片制造方法 |
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