JPS5910258A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5910258A JPS5910258A JP57118564A JP11856482A JPS5910258A JP S5910258 A JPS5910258 A JP S5910258A JP 57118564 A JP57118564 A JP 57118564A JP 11856482 A JP11856482 A JP 11856482A JP S5910258 A JPS5910258 A JP S5910258A
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Links
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- 239000012535 impurity Substances 0.000 claims abstract description 22
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に一つの半導体基板内に耐電圧
の異なる半導体回路を有する半導体集積回路装置に関す
る。
の異なる半導体回路を有する半導体集積回路装置に関す
る。
同一の半導体チップ内で異なる半導体素子あるいは回路
を形成する場合、通常、一つの半導電型基板、例えば高
比抵抗ｐ型Ｓｉ半導体基板の上の他の導電型層すなわち
、ｎ型のＳｉ半導体層をエピタキシャル成長させ、この
ｎ型層をその表面から基板の間にかけて形成した例えば
ｐ型部分拡散によるアイソレーション（分離）層によっ
て互いに電気的に分離された島領域とし、それらの島領
域内に素子を個別に組み込むことになるが、エピタキシ
ャル成長させたＳｉ半導体層内の各島領域は同一不純物
濃度であるため、下記の問題が生じる。すなわち、各島
領域の不純物濃度をリニア回路等のごとく高い耐圧（例
えば５０■程度）を必要とする回路に適合させて低濃度
（又は高比抵抗）に選んだ場合、同じチップ内の一部の
島領域に設けたロジック回路において比抵抗が大きすぎ
て高速度動作ができない。これと反対に各島領域の濃度
をロジック回路側（耐圧５ｖ程度）に合せて、比較的に
高い濃度（又は低比抵抗）に選んだ場合はリニア回路の
形成された島領域側で高い耐圧をとることが難しくなり
、大面積化することで、集だものであって、その目的と
するところは耐圧やレベルの異なる素子によって構成さ
れた集積回路においてチップサイズを太き（することな
く、自由な回路設計を可能とする半導体集積回路技術の
提供にある。
を形成する場合、通常、一つの半導電型基板、例えば高
比抵抗ｐ型Ｓｉ半導体基板の上の他の導電型層すなわち
、ｎ型のＳｉ半導体層をエピタキシャル成長させ、この
ｎ型層をその表面から基板の間にかけて形成した例えば
ｐ型部分拡散によるアイソレーション（分離）層によっ
て互いに電気的に分離された島領域とし、それらの島領
域内に素子を個別に組み込むことになるが、エピタキシ
ャル成長させたＳｉ半導体層内の各島領域は同一不純物
濃度であるため、下記の問題が生じる。すなわち、各島
領域の不純物濃度をリニア回路等のごとく高い耐圧（例
えば５０■程度）を必要とする回路に適合させて低濃度
（又は高比抵抗）に選んだ場合、同じチップ内の一部の
島領域に設けたロジック回路において比抵抗が大きすぎ
て高速度動作ができない。これと反対に各島領域の濃度
をロジック回路側（耐圧５ｖ程度）に合せて、比較的に
高い濃度（又は低比抵抗）に選んだ場合はリニア回路の
形成された島領域側で高い耐圧をとることが難しくなり
、大面積化することで、集だものであって、その目的と
するところは耐圧やレベルの異なる素子によって構成さ
れた集積回路においてチップサイズを太き（することな
く、自由な回路設計を可能とする半導体集積回路技術の
提供にある。
以下、実施例にそって本発明の内容を具体的に説明する
。
。
本発明による半導体集積回路の一つの例は、第１図及び
第２図に示すように、ｐ−８ｉ基板ｌの上に形成したエ
ピタキシャルｎ層２をｐ＋拡散アイソレーション層３に
よって島領域４，５，６・・・・・・に分離する。これ
らのうち島領域４，５の不純物濃度ｎ１と他の島領域６
，７．８・・・・・・の不純物濃度ｎ２を異なるように
、上記エピタキシャルｎ層を形成する。例えば島領域４
，５をＩＩＬ回路のごとき低圧素子を形成するのであれ
ば、その不純物濃度ｎ、を比較的高い濃度（低比抵抗）
とし、これに対して島領域６，７．８・・・・・・をリ
ニア回路のごとき高圧素子を形成するのであれば、その
不純物濃度ｎ２を低い濃度（高比抵抗）とする。
第２図に示すように、ｐ−８ｉ基板ｌの上に形成したエ
ピタキシャルｎ層２をｐ＋拡散アイソレーション層３に
よって島領域４，５，６・・・・・・に分離する。これ
らのうち島領域４，５の不純物濃度ｎ１と他の島領域６
，７．８・・・・・・の不純物濃度ｎ２を異なるように
、上記エピタキシャルｎ層を形成する。例えば島領域４
，５をＩＩＬ回路のごとき低圧素子を形成するのであれ
ば、その不純物濃度ｎ、を比較的高い濃度（低比抵抗）
とし、これに対して島領域６，７．８・・・・・・をリ
ニア回路のごとき高圧素子を形成するのであれば、その
不純物濃度ｎ２を低い濃度（高比抵抗）とする。
このような半導体集積回路装置を製造するには例えば第
３図（ａ）〜げ）に示すようなプロセスの工程を経るこ
とによって可能となる。
３図（ａ）〜げ）に示すようなプロセスの工程を経るこ
とによって可能となる。
（ａ） 高比抵抗ｐ１型Ｓ１基板ｌを用意し、ｎ＋埋
込層９を形成するためのＳｂ （アンチモン）不純物導
入を行なった後、低濃度のＰ （ＩＪン）不純物をドー
プしたエピタキシャルｎ、Ｓｉ層１０を形成する。
込層９を形成するためのＳｂ （アンチモン）不純物導
入を行なった後、低濃度のＰ （ＩＪン）不純物をドー
プしたエピタキシャルｎ、Ｓｉ層１０を形成する。
（ｂ） ｐアイソレージ日ン３形成のため酸化膜１１
をマスクとして、Ｂ（ボロン）不純物を選択的に導入し
、かつ拡散することにより、島領域１１．１２を形成す
る。
をマスクとして、Ｂ（ボロン）不純物を選択的に導入し
、かつ拡散することにより、島領域１１．１２を形成す
る。
ｔｃ＞ 一部の島領域１１を選択的にエッチして凹部
１３をつくる。
１３をつくる。
（ｄ） 上記凹部１３を埋め込むように全面にエピタ
キシャルｎ、Ｓｉ層１４．１５を形成する。このときの
ｎ１層の不純物濃度は０１層のそれよりも高い不純物を
ドープしたものとする。
キシャルｎ、Ｓｉ層１４．１５を形成する。このときの
ｎ１層の不純物濃度は０１層のそれよりも高い不純物を
ドープしたものとする。
（ｅ） 凹部上に形成された島領域ｎ２層１４の表面
にＳｉＱ、マスク１６を形成し、他の島領域ｎ３層上の
エピタキシャルｎ２層１５をエッチ除去して、上面を平
坦化する。
にＳｉＱ、マスク１６を形成し、他の島領域ｎ３層上の
エピタキシャルｎ２層１５をエッチ除去して、上面を平
坦化する。
げ） ｎ１層からなる島領域１２にはリニア部となる通
常のｎｐｎ ）う／ジスタを選択拡散により形成し、ｎ
７層からなる島領域１６にはＩＩＬ部となるインジヱク
タｐ層及びインバースｎｐｎ ）ラノジスタを形成し、
コンタクトホトエッチ、ＡＡ（アルミニウム）蒸着バタ
ー二／グエツチ各程を経て所要とするＩＪ ニア・ロジ
ック共存の半導体集積回路装置を得る。
常のｎｐｎ ）う／ジスタを選択拡散により形成し、ｎ
７層からなる島領域１６にはＩＩＬ部となるインジヱク
タｐ層及びインバースｎｐｎ ）ラノジスタを形成し、
コンタクトホトエッチ、ＡＡ（アルミニウム）蒸着バタ
ー二／グエツチ各程を経て所要とするＩＪ ニア・ロジ
ック共存の半導体集積回路装置を得る。
第４図（ａｌ 、 （ｂｌは一つの基板上に異なる不純
物濃度の島領域を得る下記の他のプロセスの例を示すも
のである。
物濃度の島領域を得る下記の他のプロセスの例を示すも
のである。
＋ａ） 第３図の（ａ） 、 ｆｂ）で述べたものと
同じ工程で島領域に分離されたエピタキシャルｎ、Ｓｉ
層１１．１２を形成する。なおこの場合エピタキシャル
ｎ２層ｉ層を形成すべき島領域１１のｎ 埋込層９に予
めＰ（リン）不純物を導入しておくこともよい。
同じ工程で島領域に分離されたエピタキシャルｎ、Ｓｉ
層１１．１２を形成する。なおこの場合エピタキシャル
ｎ２層ｉ層を形成すべき島領域１１のｎ 埋込層９に予
めＰ（リン）不純物を導入しておくこともよい。
（ｂ） エピタキシャルｎ２層を形成すべき島領域１
１の表面からＰ（ＩＪン）不純物イオン打込みを行ない
引伸し拡散することにより、ｎ７層１１をｎ。
１の表面からＰ（ＩＪン）不純物イオン打込みを行ない
引伸し拡散することにより、ｎ７層１１をｎ。
層１４とする。この場合、ｎ＋埋込層９にリンが導入し
てあればその島領域のｎ型不純物濃度勾配をＩＩＬ素子
形成に適合する形とすることができる。
てあればその島領域のｎ型不純物濃度勾配をＩＩＬ素子
形成に適合する形とすることができる。
以上の各実施例で述べた本発明によれば下記の理由で前
記発明の目的が達成できる。。
記発明の目的が達成できる。。
（１） 各島領域は電気的に分離されており、それぞ
れの領域について任意の不純物濃度を選ぶことができる
。
れの領域について任意の不純物濃度を選ぶことができる
。
（２１各島領域の不純物濃度に適合した高低圧の素子を
任意に形成することができ、素子の面積も必要以上大き
くしなくてもすみ、したがってチップサイズの縮少が可
能となり、又、同様の理由で低圧側で高速の論理素子を
得ることが可能となった。
任意に形成することができ、素子の面積も必要以上大き
くしなくてもすみ、したがってチップサイズの縮少が可
能となり、又、同様の理由で低圧側で高速の論理素子を
得ることが可能となった。
本発明は前記実施例に限定されるものでなく、これ以外
に下記のように、種々の変形実施例をもつことができる
。
に下記のように、種々の変形実施例をもつことができる
。
（１）アイソレージ３ン手段としては選択酸化膜等を用
いるアイソプレーナ方式を採用することができる。
いるアイソプレーナ方式を採用することができる。
（２） 低圧部にはＭＯＳＦＥＴ等のＭＯ８素子を形
成してもよい。
成してもよい。
本発明はバイポーラＩＣ，バイポーラ・ＣＭＯ５ＩＣ１
特にロジックＩＣ，リニア・ディジタル共存型高集積Ｉ
Ｃに適合する。本発明はとくにバッファ付回路及びドラ
イバビリティの必要なゲート類を含む半導体製品に用い
て有効である。
特にロジックＩＣ，リニア・ディジタル共存型高集積Ｉ
Ｃに適合する。本発明はとくにバッファ付回路及びドラ
イバビリティの必要なゲート類を含む半導体製品に用い
て有効である。
第１図は、本発明の原理的構造を示す実施例の平面図、
第２図は第１図におけるＡ−Ｎ視断面図、第３図（ａｔ
〜（ｆｌは本発明によるＩＣの製造プロセスの一例を示
す工程断面図、 第４図（ａｌ 、 （ｂｌは同じく他の一例の一部工程
断面図である。 １・・・ｐ−８ｉ基板、２°°゛工ピタキシヤルｎ層、
３・・・ｐ＋拡散アイソレージロン、４．訃・・島領域
、９・・・ｎ４ 埋込層、１０・・・エピタキシャル
ｎ２層ｉ層、１１．１２・・・島領域、１３・・・凹部
、１４．１５・・・エピタキシャルｎ２層、１６・°・
ＳＩＯ，マスク。 第 ２ 図 第 ３ 図 第 ３ 図
〜（ｆｌは本発明によるＩＣの製造プロセスの一例を示
す工程断面図、 第４図（ａｌ 、 （ｂｌは同じく他の一例の一部工程
断面図である。 １・・・ｐ−８ｉ基板、２°°゛工ピタキシヤルｎ層、
３・・・ｐ＋拡散アイソレージロン、４．訃・・島領域
、９・・・ｎ４ 埋込層、１０・・・エピタキシャル
ｎ２層ｉ層、１１．１２・・・島領域、１３・・・凹部
、１４．１５・・・エピタキシャルｎ２層、１６・°・
ＳＩＯ，マスク。 第 ２ 図 第 ３ 図 第 ３ 図
Claims (1)
- １、一つの半導体チップ内において電気的に互いに分離
された複数の半導体島領域のうちいくつかの島領域の不
純物濃度を他の島領域の不純物濃度と異ならせ、高い濃
度の島領域群には低電圧半導体素子を低い濃度の島領域
群には高電圧半導体素子を形成することを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118564A JPS5910258A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118564A JPS5910258A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5910258A true JPS5910258A (ja) | 1984-01-19 |
Family
ID=14739713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57118564A Pending JPS5910258A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204761A (ja) * | 1987-02-20 | 1988-08-24 | Hitachi Ltd | 半導体装置の製造方法 |
-
1982
- 1982-07-09 JP JP57118564A patent/JPS5910258A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204761A (ja) * | 1987-02-20 | 1988-08-24 | Hitachi Ltd | 半導体装置の製造方法 |
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