JPS58158966A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58158966A JPS58158966A JP57041048A JP4104882A JPS58158966A JP S58158966 A JPS58158966 A JP S58158966A JP 57041048 A JP57041048 A JP 57041048A JP 4104882 A JP4104882 A JP 4104882A JP S58158966 A JPS58158966 A JP S58158966A
- Authority
- JP
- Japan
- Prior art keywords
- type
- emitter
- collector
- layer
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000010276 construction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、とくにバイポーラ型集積
回路に関するものである。
回路に関するものである。
現在発表開発されたいわゆる第３世代アインプレーナー
ＴＴＬの代表的回路を第１図に示す。破線内の入力部は
ＰｎＰ）ランシスターの使用に依りて入力端子電流値を
小さくするといったすぐれた特徴を本っている。このＰ
ｎＰ）う／シスター及びその周辺の断面図を、第２図に
示す。同図において、ｎ型半導体基体ｌに、ｎ十型の埋
込層９，１０が般けられ、ｎ型埋込層９上のエピタキシ
ャル層２にはＰ型のエミッタあるいはコレクタ領域５が
設けられ、この領域に金属層８が接続されている。
ＴＴＬの代表的回路を第１図に示す。破線内の入力部は
ＰｎＰ）ランシスターの使用に依りて入力端子電流値を
小さくするといったすぐれた特徴を本っている。このＰ
ｎＰ）う／シスター及びその周辺の断面図を、第２図に
示す。同図において、ｎ型半導体基体ｌに、ｎ十型の埋
込層９，１０が般けられ、ｎ型埋込層９上のエピタキシ
ャル層２にはＰ型のエミッタあるいはコレクタ領域５が
設けられ、この領域に金属層８が接続されている。
一方、基板に埋設せる厚い酸化膜４によって分離された
埋込層１０上のエピタキシャル１１１２にも金属層８が
接続されている。
埋込層１０上のエピタキシャル１１１２にも金属層８が
接続されている。
このＰｎＰ トランジスターに要求される特性は、＋１
１ ｈｐｇが高い事、（２）コレクタ直列抵抗が小さい
事、（３）ベース抵抗が小さい事、（４）エミッタとベ
ース間の接合容量が小さい事、（５）コレクタとベース
間の接合容量が小さい事等である。
１ ｈｐｇが高い事、（２）コレクタ直列抵抗が小さい
事、（３）ベース抵抗が小さい事、（４）エミッタとベ
ース間の接合容量が小さい事、（５）コレクタとベース
間の接合容量が小さい事等である。
しかしながら第２図の様な構造に於いてはベース抵抗が
高い為にスピード遅くなる。またＰＮＰトランジスタの
エミッタとコレクタ間に一定の間陥を必要とする為にｈ
ＦＢは高く出来ない。また工はツタとコレクタ間の直列
抵抗を小さくする為にエミッタの周囲をコレクタが取り
かこむ構造にしている事等もあって相当の面積を必要と
する。
高い為にスピード遅くなる。またＰＮＰトランジスタの
エミッタとコレクタ間に一定の間陥を必要とする為にｈ
ＦＢは高く出来ない。また工はツタとコレクタ間の直列
抵抗を小さくする為にエミッタの周囲をコレクタが取り
かこむ構造にしている事等もあって相当の面積を必要と
する。
本発明の目的は前記口）〜（５）を満たすＰＮＰ）ラン
シスターを作る事を特徴とする特にベース抵抗が小さく
ｈＦｌの高い高集積度高性能のトランジスターを作る
事を目的とする。
シスターを作る事を特徴とする特にベース抵抗が小さく
ｈＦｌの高い高集積度高性能のトランジスターを作る
事を目的とする。
前記目的を達成する為の本発明の基本的構成は第１導電
型の半導体基体とこの基体表面部に形成された第２導電
型のベース領域と、このベース領域内に形成された第１
導電型のエミッタ領域と同じくコレクタ領域とを有する
半導体装置において、前記エミッタの電１極取り出し部
と該コレクタの電極取り出し部にはさまれた面内にある
ベース電極の取り出し部より成る。
型の半導体基体とこの基体表面部に形成された第２導電
型のベース領域と、このベース領域内に形成された第１
導電型のエミッタ領域と同じくコレクタ領域とを有する
半導体装置において、前記エミッタの電１極取り出し部
と該コレクタの電極取り出し部にはさまれた面内にある
ベース電極の取り出し部より成る。
以下本発明の実施例を図面を用いて説明する。
第３図（ａ）に示す様にｎ型基板１の上にｎ型のエピタ
キシャル層２を形成する。次に第３図（ｂ）に示す様に
ｎ型のエピタキシャル層の表面にチッ化膜を全面形成し
た後にとｎを選択的に除去する。次に第３図（Ｃ）に示
す様にチッ化膜３をマスクに選択酸化して選択酸化膜４
を形成する。次に第３図（ｄ）に示す様にチッ化膜３と
酸化膜４をマスクにしてＰ型拡散層５を形成する。次に
第３図（ｅ）に示す様にチッ化膜３をマスクにして選択
酸化膜を形成する。
キシャル層２を形成する。次に第３図（ｂ）に示す様に
ｎ型のエピタキシャル層の表面にチッ化膜を全面形成し
た後にとｎを選択的に除去する。次に第３図（Ｃ）に示
す様にチッ化膜３をマスクに選択酸化して選択酸化膜４
を形成する。次に第３図（ｄ）に示す様にチッ化膜３と
酸化膜４をマスクにしてＰ型拡散層５を形成する。次に
第３図（ｅ）に示す様にチッ化膜３をマスクにして選択
酸化膜を形成する。
次に第３図（ｆ）に示す様にチノ化膜３を除去した後に
エミッタとコレクタのコンタクト部を開孔する。
エミッタとコレクタのコンタクト部を開孔する。
次に第３図（ｇ）に示す様にレジスト６を形成した後に
リンをイオン注入してｎ型のオーミックコンタクトの為
の領域７を形成する。次にレジスト６を除去した後に金
属配線層８を形成して完成する。
リンをイオン注入してｎ型のオーミックコンタクトの為
の領域７を形成する。次にレジスト６を除去した後に金
属配線層８を形成して完成する。
以下本発明の効果を示す。実施例の完成図第３図（ｈ）
からもわかる様に５の領域をエンツタ、コレクタとして
、７の領域をベースのオーミック部とすれば第２図に比
して極めて小さいベース抵抗を持つＰｎＰ ）ランシス
タになる。また本発明によれば現在のＰＲ技術でコレク
タとエミッタの間隔を２μ程度にする事も出来る為にｈ
Ｆｇの高いＰｈＰトランジスターになる。また実施例か
らもわかる様に埋込層を特に必要としない為に埋込層を
エミッタとするｎＰｎ寄生効果を防止できる。またエビ
ツタ、コレクタの配線が厚い絶縁酸化膜の上から直接コ
ンタクト部に来る為に第２図の場合に比して配線容量を
小さく出来る０
からもわかる様に５の領域をエンツタ、コレクタとして
、７の領域をベースのオーミック部とすれば第２図に比
して極めて小さいベース抵抗を持つＰｎＰ ）ランシス
タになる。また本発明によれば現在のＰＲ技術でコレク
タとエミッタの間隔を２μ程度にする事も出来る為にｈ
Ｆｇの高いＰｈＰトランジスターになる。また実施例か
らもわかる様に埋込層を特に必要としない為に埋込層を
エミッタとするｎＰｎ寄生効果を防止できる。またエビ
ツタ、コレクタの配線が厚い絶縁酸化膜の上から直接コ
ンタクト部に来る為に第２図の場合に比して配線容量を
小さく出来る０
第１図は第３世代シロットキーＴＴＬの基本回路で代表
的なものの回路図であシ、破線内は入力部を示す。第２
図は入力ＰｎＰ）ランシスターを形成した図で埋込ｌＯ
は埋込９をエミッタとするｎＰｎ寄生効果防止の為のも
のである。第３図（ａ）〜第３図（ｈ）は本発明の一実
施例の製造を工程順に示した断面図である。 面図において、ｌ・・・・・・ｎ型半導体基体％２・・
・・・・ｎ型エピタキシャル層、３・・・・・・チッ化
嘆、４・旧・・酸化膜、５・・・・・・Ｐ型のエミッタ
あるいはコレクタ領域、６・・・・・・フォトレジスト
、７・・・・・・ｎ型オーミック領域、８・・・・・・
金属層、９・・・・・・埋込層、１０・・・・・・埋込
層、１１・・・・・・ｎ型領域である。 Ｃｔ 第 １ 図 ＄つ図（ｄ） 結３図（ｅ） 第 ３ 図 とｔノ 第３図（卸
的なものの回路図であシ、破線内は入力部を示す。第２
図は入力ＰｎＰ）ランシスターを形成した図で埋込ｌＯ
は埋込９をエミッタとするｎＰｎ寄生効果防止の為のも
のである。第３図（ａ）〜第３図（ｈ）は本発明の一実
施例の製造を工程順に示した断面図である。 面図において、ｌ・・・・・・ｎ型半導体基体％２・・
・・・・ｎ型エピタキシャル層、３・・・・・・チッ化
嘆、４・旧・・酸化膜、５・・・・・・Ｐ型のエミッタ
あるいはコレクタ領域、６・・・・・・フォトレジスト
、７・・・・・・ｎ型オーミック領域、８・・・・・・
金属層、９・・・・・・埋込層、１０・・・・・・埋込
層、１１・・・・・・ｎ型領域である。 Ｃｔ 第 １ 図 ＄つ図（ｄ） 結３図（ｅ） 第 ３ 図 とｔノ 第３図（卸
Claims (1)
- 第１導電型の半導体基体、該半導体基体と接触する第２
導電型のベース領域、該ベース領域内に設けられた第１
導電型のエミッタ及びコレクタ領域を有する半導体装置
において、該エミッタの電極取り出し部と該コレクタの
電極取り出し部にはさまれた面内に少なくとも該ベース
電極の取り出し部の１部を有する事を特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041048A JPS58158966A (ja) | 1982-03-16 | 1982-03-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041048A JPS58158966A (ja) | 1982-03-16 | 1982-03-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58158966A true JPS58158966A (ja) | 1983-09-21 |
Family
ID=12597515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57041048A Pending JPS58158966A (ja) | 1982-03-16 | 1982-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58158966A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359237B1 (en) | 1999-08-13 | 2002-03-19 | Nec Corporation | Multi-layer printed board |
-
1982
- 1982-03-16 JP JP57041048A patent/JPS58158966A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359237B1 (en) | 1999-08-13 | 2002-03-19 | Nec Corporation | Multi-layer printed board |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5019523A (en) | Process for making polysilicon contacts to IC mesas | |
| KR0152098B1 (ko) | 반도체 집적 회로의 제조 방법 | |
| US4509250A (en) | Process for manufacturing a monolithic integrated circuit comprising at least one bipolar planar transistor | |
| US4144106A (en) | Manufacture of an I2 device utilizing staged selective diffusion thru a polycrystalline mask | |
| JPS58158966A (ja) | 半導体装置 | |
| EP0428067A2 (en) | Semiconductor integrated circuit and method of manufacturing the same | |
| JPH07235602A (ja) | Ｉｉｌ回路を有する半導体装置およびその製造方法 | |
| JP2783888B2 (ja) | 半導体装置およびその製造方法 | |
| JPS58107645A (ja) | 半導体装置の製法 | |
| JPH0157506B2 (ja) | ||
| JPS6246072B2 (ja) | ||
| JPS6356956A (ja) | 半導体装置の製造方法 | |
| JPS6024039A (ja) | 半導体装置 | |
| JPH0241171B2 (ja) | ||
| JPH04267554A (ja) | ＢｉＭＯＳ半導体装置及びその製造方法 | |
| JPS5929458A (ja) | 半導体装置 | |
| JPS6272164A (ja) | 半導体装置の製造方法 | |
| JPH0258367A (ja) | 半導体装置 | |
| JPS60103640A (ja) | 半導体装置 | |
| JPH05326540A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPH0466101B2 (ja) | ||
| JPH05283418A (ja) | バイポーラ集積回路装置 | |
| JPS61108162A (ja) | 半導体装置およびその製造方法 | |
| JPS62189752A (ja) | 半導体装置 | |
| JPS6235556A (ja) | 半導体装置 |