JPS6235556A - 半導体装置 - Google Patents
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- JPS6235556A JPS6235556A JP60174805A JP17480585A JPS6235556A JP S6235556 A JPS6235556 A JP S6235556A JP 60174805 A JP60174805 A JP 60174805A JP 17480585 A JP17480585 A JP 17480585A JP S6235556 A JPS6235556 A JP S6235556A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置にかかり、より詳しくは、ＭＯＳ型
電界効果トランジスタ（以下、ＭＯＳ−ＩＰＥＴと略記
する）とバイポーラトランジスタとの複合素子（Ｂｉ−
Ｍｏｓ）からなる半導体装置に関する。
電界効果トランジスタ（以下、ＭＯＳ−ＩＰＥＴと略記
する）とバイポーラトランジスタとの複合素子（Ｂｉ−
Ｍｏｓ）からなる半導体装置に関する。
本発明はＭＯＳ−ＦＫＴとバイポーラトランジスタとの
複合素子（Ｂｚ−Ｍｏｓ）からなる半導体装置において
、第１導電型の第１半導体層の表面側に第２導電型の第
１半導体領域ｈｔ形成され、前記第１半導体領域内には
第１導電型の第２半導体領域が形成され二これらｋよっ
てバイポーラトランジスタ６”−構成されると共に、前
記第１半導体層の表面の絶縁膜のうち所定箇所に設は之
スルーホール内から前記絶縁膜上Ｋかけて第２半導体層
が形成ざれ、前記第２半導体層ｈ；ソース及びドレイン
領域となる竿１導償型の第３及び第４半導体領域とこれ
ら両領域間の＠２導電型のチャネル形成領域とに区分さ
れ、前記チャネル形成領域上にはゲート絶縁膜を介して
ゲート絶縁膜が形成され、これらによってＭＯＢ−ＦＨ
Ｔｈ”−構成され、これら両トランジスタが前記第１半
導体層と前記第３ま几は第４半導体領域とで結合され、
バイポーラトランジスタ上にスルーホールを介してＭＯ
Ｓ−ＦＥＴｔオーバー−５ツブせしめゐことにより、複
合素子の鳴能を妨げることなく、ラッチアップ現象等の
寄生素子効果を改善すると伴に、素子占有面積を大幅に
縮小し、素子の集積度を著し７〈向上させたものである
。
複合素子（Ｂｚ−Ｍｏｓ）からなる半導体装置において
、第１導電型の第１半導体層の表面側に第２導電型の第
１半導体領域ｈｔ形成され、前記第１半導体領域内には
第１導電型の第２半導体領域が形成され二これらｋよっ
てバイポーラトランジスタ６”−構成されると共に、前
記第１半導体層の表面の絶縁膜のうち所定箇所に設は之
スルーホール内から前記絶縁膜上Ｋかけて第２半導体層
が形成ざれ、前記第２半導体層ｈ；ソース及びドレイン
領域となる竿１導償型の第３及び第４半導体領域とこれ
ら両領域間の＠２導電型のチャネル形成領域とに区分さ
れ、前記チャネル形成領域上にはゲート絶縁膜を介して
ゲート絶縁膜が形成され、これらによってＭＯＢ−ＦＨ
Ｔｈ”−構成され、これら両トランジスタが前記第１半
導体層と前記第３ま几は第４半導体領域とで結合され、
バイポーラトランジスタ上にスルーホールを介してＭＯ
Ｓ−ＦＥＴｔオーバー−５ツブせしめゐことにより、複
合素子の鳴能を妨げることなく、ラッチアップ現象等の
寄生素子効果を改善すると伴に、素子占有面積を大幅に
縮小し、素子の集積度を著し７〈向上させたものである
。
従来のＭ ＯＳ −Ｆ Ｅ Ｔとバイポーラトランジス
タとの複合素子からなる半導体装置においては、第２図
に示すように公知のリニアプロセスで例’ｃ−ばＰ型シ
リコン基板１上にＮ＋型埋込入領域２を介してＮ型エピ
タキシャル層３ｆ成長させ ｐ＋型アイソレーション拡
散領域４とフィールド絶縁膜５で分離され次領域に゛Ｐ
型ベース領域６、Ｎ＋エミッタ領域７、Ｎコレクタ領域
Ｆ３を形成して。
タとの複合素子からなる半導体装置においては、第２図
に示すように公知のリニアプロセスで例’ｃ−ばＰ型シ
リコン基板１上にＮ＋型埋込入領域２を介してＮ型エピ
タキシャル層３ｆ成長させ ｐ＋型アイソレーション拡
散領域４とフィールド絶縁膜５で分離され次領域に゛Ｐ
型ベース領域６、Ｎ＋エミッタ領域７、Ｎコレクタ領域
Ｆ３を形成して。
ＮＰＮ型バイポーラトランジスタを構成する一方Ｎ型エ
ピタキシャル層３の他部にけＰ−ウェル（ＷＥＬＬ）２
１′ｆ形成し、前記エミッタ領Ｍ８と同時＋ にＮソース領域１２．ドレイン頭載１３ｆ形成しゲート
絶縁膜１５を介してゲート電極１７を形成することでＮ
チャネルＭＯＳ−ＦＦ：Ｔｆ構成し、一つノ半導体基板
上にバイポーラトランジスタトＭＯＳ−ＦＥＴを共存さ
せていた。なお、２２け−７１７コン酸化膜、２５けペ
ースＮ極、２４￥′ｉエミツタ′Ｉ！ｃ極、２５はコレ
クタ電極である。
ピタキシャル層３の他部にけＰ−ウェル（ＷＥＬＬ）２
１′ｆ形成し、前記エミッタ領Ｍ８と同時＋ にＮソース領域１２．ドレイン頭載１３ｆ形成しゲート
絶縁膜１５を介してゲート電極１７を形成することでＮ
チャネルＭＯＳ−ＦＦ：Ｔｆ構成し、一つノ半導体基板
上にバイポーラトランジスタトＭＯＳ−ＦＥＴを共存さ
せていた。なお、２２け−７１７コン酸化膜、２５けペ
ースＮ極、２４￥′ｉエミツタ′Ｉ！ｃ極、２５はコレ
クタ電極である。
〔発明ｈ；解決しようとする問題点及び目的〕しかしな
カ２ら前述の従来の複合素子からなる半導体装置の構成
によれば１回路機能は向上するがＭＯＳ−ＦＫＴとバイ
ポーラトランジスタとを一つの半導体基板上に共存させ
、素子間分離用領域によって隔てているｆ−ｃめに、単
独のＭ ＯＳ −Ｆ］ＩｃＴの場合に比べて素子全体と
しての占有面積が太きくなり、集積度の点で不利になる
という欠点があっ友。ざらに、半導体基板上に形成され
てｂるｔめに０ＭＯＳ構造を有する場合はラッチアップ
現象等の寄生素子効果が問題となってい之。
カ２ら前述の従来の複合素子からなる半導体装置の構成
によれば１回路機能は向上するがＭＯＳ−ＦＫＴとバイ
ポーラトランジスタとを一つの半導体基板上に共存させ
、素子間分離用領域によって隔てているｆ−ｃめに、単
独のＭ ＯＳ −Ｆ］ＩｃＴの場合に比べて素子全体と
しての占有面積が太きくなり、集積度の点で不利になる
という欠点があっ友。ざらに、半導体基板上に形成され
てｂるｔめに０ＭＯＳ構造を有する場合はラッチアップ
現象等の寄生素子効果が問題となってい之。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、ＭＯＳ−７１！ＸＴとバイポー
ラトランジスタとの複合素子の機能を妨げることなく、
ラッチアップ現象等の寄生素子効果を大幅に改善すると
伴に、複合素子の占有面積を減少して集積度を著しく向
上させ几装置を提供するところにある。
の目的とするところは、ＭＯＳ−７１！ＸＴとバイポー
ラトランジスタとの複合素子の機能を妨げることなく、
ラッチアップ現象等の寄生素子効果を大幅に改善すると
伴に、複合素子の占有面積を減少して集積度を著しく向
上させ几装置を提供するところにある。
本発明の半導体装置は、第１導Ｍｌ型の第１半導体層の
表面側に第２導電型の第１半導体領域が形成され、前記
第１半導体領域内には第１導電型の第２半導体領域が形
成され、これらによってバイポーラトランジスタが構成
されると共忙、前記第１半導体層の表面の絶縁膜のうち
所定箇所に設は几スルーホール内から前記絶縁膜上にか
けて第２半導体層が形成され、前記第２半導体層がソー
ス及びドレイン領域となる第１導ＴＫ型の第３及び第４
半導体領域とこれら両領域間の第２導雷型のチャネル形
成領域とく区分され、前記チャネル形成領域上にはゲー
ト絶縁膜を介してゲー） Ｍｌ極が形成され、これらに
よってＭＯＳ型電界効果トランジスタ６”−構成され、
これら両トランジスタが前記第１半導体層と前記第３ま
之は第４半導体領域とで結合されていることを特徴とす
る。
表面側に第２導電型の第１半導体領域が形成され、前記
第１半導体領域内には第１導電型の第２半導体領域が形
成され、これらによってバイポーラトランジスタが構成
されると共忙、前記第１半導体層の表面の絶縁膜のうち
所定箇所に設は几スルーホール内から前記絶縁膜上にか
けて第２半導体層が形成され、前記第２半導体層がソー
ス及びドレイン領域となる第１導ＴＫ型の第３及び第４
半導体領域とこれら両領域間の第２導雷型のチャネル形
成領域とく区分され、前記チャネル形成領域上にはゲー
ト絶縁膜を介してゲー） Ｍｌ極が形成され、これらに
よってＭＯＳ型電界効果トランジスタ６”−構成され、
これら両トランジスタが前記第１半導体層と前記第３ま
之は第４半導体領域とで結合されていることを特徴とす
る。
以下１本発明をＭＯＳインバータ回路に使用されるＭＯ
Ｓ−ＦＦｉＴとバイポーラトランジスタとの複合素子の
実施例につき、図面を参照して説明する。
Ｓ−ＦＦｉＴとバイポーラトランジスタとの複合素子の
実施例につき、図面を参照して説明する。
第１図は、本例によるＭＯＳインバータ回路に使用され
る複合素子の主要断面図、第３図は前記複合素子の等価
回路図であり、各部を対応する符号にて示している。
る複合素子の主要断面図、第３図は前記複合素子の等価
回路図であり、各部を対応する符号にて示している。
Ｐ型シリコン半導体鵠板１上にＮ型埋退入領域２を介し
て成長させ之Ｎ型エブタ千シャルＮ３は＋ Ｐアイソレーション拡散領域４とフィールド絶縁膜５に
より各素子領域に分離され、この分離された領域にはＰ
＋型ベース領域６、Ｎ＋型エミ・νり領域７、Ｎ＋コレ
クタ領域８が形成されＮＰＮ型ノ（イボーラトランジス
タを構成している。そして、コレクタ領域８においては
リンガラス（ＰＳＧ）膜９にスルーホール１ｏｈ；設け
られ、このスルーホール内からリンガラス膜９上てかけ
て一ペース領域６及びエミッタ領域７とオーバーラツプ
するように半導体層１１６”−所望のパターンに形５！
さね、る。四に、前記半導体層１１はＮ型ソース領域１
２及びドレイン領域１３とＰ型チャネル形成領域１４と
からなり、この半導体層１１表面のうち、Ｐ型チャネル
形成領域１４上にはゲート酸化膜１５を介ｌ〜てＮ＋ポ
リシリコンゲート１ｉｆｉ１７が形成さね１、Ｎチャネ
ルＭＯ３−’ＦＫＴを構成している。ここに、ドレイン
領域１３は前記スルーホール１０内に入り込んで前記コ
レクタ領域８と接合されている。なお、１６けシリコン
酸化膜、１８はリンガラス膜、１９はエミッタ電極、２
０はリンガラス膜である。ここでは、ベース１１Ｌ極及
びソースπ嘱は図示省略したｈ’＝、シリコン半導体基
板１及び半導体層１１の側部において取り出されている
。
て成長させ之Ｎ型エブタ千シャルＮ３は＋ Ｐアイソレーション拡散領域４とフィールド絶縁膜５に
より各素子領域に分離され、この分離された領域にはＰ
＋型ベース領域６、Ｎ＋型エミ・νり領域７、Ｎ＋コレ
クタ領域８が形成されＮＰＮ型ノ（イボーラトランジス
タを構成している。そして、コレクタ領域８においては
リンガラス（ＰＳＧ）膜９にスルーホール１ｏｈ；設け
られ、このスルーホール内からリンガラス膜９上てかけ
て一ペース領域６及びエミッタ領域７とオーバーラツプ
するように半導体層１１６”−所望のパターンに形５！
さね、る。四に、前記半導体層１１はＮ型ソース領域１
２及びドレイン領域１３とＰ型チャネル形成領域１４と
からなり、この半導体層１１表面のうち、Ｐ型チャネル
形成領域１４上にはゲート酸化膜１５を介ｌ〜てＮ＋ポ
リシリコンゲート１ｉｆｉ１７が形成さね１、Ｎチャネ
ルＭＯ３−’ＦＫＴを構成している。ここに、ドレイン
領域１３は前記スルーホール１０内に入り込んで前記コ
レクタ領域８と接合されている。なお、１６けシリコン
酸化膜、１８はリンガラス膜、１９はエミッタ電極、２
０はリンガラス膜である。ここでは、ベース１１Ｌ極及
びソースπ嘱は図示省略したｈ’＝、シリコン半導体基
板１及び半導体層１１の側部において取り出されている
。
上記のように、ＮＰＮ型バイポーラトランジスタとポリ
シリコンゲートのＮチャネルＭＯＳ−ＦＫ Ｔ トロ”
−スルーホールを介して上下尾オーバーラツプせしめ之
構造によれば、素子占有面積を大幅に縮小でき、集積度
を著しく向上させることｈ；できる。ま几、Ｃ！ＭＯＳ
構造を有する場合でも、Ｍｏ５−ＦＥＴｌ″を絶縁喚上
に形成されるので、ラッチア・ノブ等の寄生素子効果を
大幅に改善することができる。さらに、ＭＯＲ−Ｆ’Ｅ
Ｔにバイボー→トランジスタを接続しているので、ＭＯ
Ｒ−ＦＥＴインバータとして遅延時間ｈｔバイポーラト
ランジスタのＡＰ１１倍だけ短くなり、高速インバータ
ｂＺ実現される。
シリコンゲートのＮチャネルＭＯＳ−ＦＫ Ｔ トロ”
−スルーホールを介して上下尾オーバーラツプせしめ之
構造によれば、素子占有面積を大幅に縮小でき、集積度
を著しく向上させることｈ；できる。ま几、Ｃ！ＭＯＳ
構造を有する場合でも、Ｍｏ５−ＦＥＴｌ″を絶縁喚上
に形成されるので、ラッチア・ノブ等の寄生素子効果を
大幅に改善することができる。さらに、ＭＯＲ−Ｆ’Ｅ
Ｔにバイボー→トランジスタを接続しているので、ＭＯ
Ｒ−ＦＥＴインバータとして遅延時間ｈｔバイポーラト
ランジスタのＡＰ１１倍だけ短くなり、高速インバータ
ｂＺ実現される。
次に、上記半導体装置の製造方法を第４図について順次
説明する。
説明する。
（１） まず、Ｐ型シリコン基板上に公知のリニアプ
ロセスによりＮＰＮ型バイポーラトランジスタを形成後
、リンガラス膜９を気相成長（ｃｖＤ）法により形成し
、コレクタ領域８−Ｈにフォトエツチングによりスルー
ホール１０をＦ、成−ｉる。（第４図（ａ）参照） （２） 次だ、全面にポリシリコンを気相成長させ、
フォトエツチングにより所定のパターンのポリシリコン
層１１とする。更に、ポリシリコン層１１に対してＰ型
不純物（例えば、ポロン）イオンを注入することにより
、ポリシリコン層１１をＰ型化する。（第４図（ｂ）参
照） （３） 次に、水蒸気中において８５０〜９００”Ｃ
で熱酸化することにより、ポリシリコン層１１上にシリ
コン酸化膜１６を形成する。しかる後に、全面にポリシ
リコンを気相成長させ、パターンニングしてポリシリコ
ンゲート電極１７を形成する。更に、このポリシリコン
ゲート電極１７をマスクとしてＮ型不純物（例えば、リ
ン）イオンを全面に注入することにより、Ｐ型ポリシリ
コン層１１中に自己整合的にＮ型化層１２及び１３を形
成する。
ロセスによりＮＰＮ型バイポーラトランジスタを形成後
、リンガラス膜９を気相成長（ｃｖＤ）法により形成し
、コレクタ領域８−Ｈにフォトエツチングによりスルー
ホール１０をＦ、成−ｉる。（第４図（ａ）参照） （２） 次だ、全面にポリシリコンを気相成長させ、
フォトエツチングにより所定のパターンのポリシリコン
層１１とする。更に、ポリシリコン層１１に対してＰ型
不純物（例えば、ポロン）イオンを注入することにより
、ポリシリコン層１１をＰ型化する。（第４図（ｂ）参
照） （３） 次に、水蒸気中において８５０〜９００”Ｃ
で熱酸化することにより、ポリシリコン層１１上にシリ
コン酸化膜１６を形成する。しかる後に、全面にポリシ
リコンを気相成長させ、パターンニングしてポリシリコ
ンゲート電極１７を形成する。更に、このポリシリコン
ゲート電極１７をマスクとしてＮ型不純物（例えば、リ
ン）イオンを全面に注入することにより、Ｐ型ポリシリ
コン層１１中に自己整合的にＮ型化層１２及び１３を形
成する。
そして、レーザー光ま几は電子線を照射することＫより
、ポリシリコン層１２，１３．１４のアニーリングを行
ない、ポリシリコンを単結晶シリコン化すると同時に、
イオン注入領域が活性化され、ＭＯＲ−Ｆｌ！ｉＴのソ
ース領域１２、ドレイン領域１３チヤネル形成領域１４
＃”−それぞれ形成される。（第３図（ｃ）参照） （４） 次に全面にリンガラス膜を気相成長させて必
要なコンタクトホールを設け、アルミニラムラスパッタ
し次後パターニングして各電極及び配線を形成し、最後
に、バ９シペーシ１ン膜を形成する。
、ポリシリコン層１２，１３．１４のアニーリングを行
ない、ポリシリコンを単結晶シリコン化すると同時に、
イオン注入領域が活性化され、ＭＯＲ−Ｆｌ！ｉＴのソ
ース領域１２、ドレイン領域１３チヤネル形成領域１４
＃”−それぞれ形成される。（第３図（ｃ）参照） （４） 次に全面にリンガラス膜を気相成長させて必
要なコンタクトホールを設け、アルミニラムラスパッタ
し次後パターニングして各電極及び配線を形成し、最後
に、バ９シペーシ１ン膜を形成する。
以上により前述の半導体装置が得られる。なお本発明は
本実施例妬限定されず、例えば各半導体領域の４雷型の
変換が可能であり、その形成方法も種々変更ｈ；可能で
ある。
本実施例妬限定されず、例えば各半導体領域の４雷型の
変換が可能であり、その形成方法も種々変更ｈ；可能で
ある。
以上述べ友ように、本発明によれば、バイポーラトラン
ジスタ上にスルーホールを介してＭＯＲ−ＦＥＴをオー
バーラツプさせているので、素子占有面積を大幅に縮小
でき、素子の集積度を著しく向上させるという効果を有
する。ま几、ＣＭＯＳ構造を有する場合でも、ＭＯＳ−
ＦＩＴけ絶縁膜上に形成されるので、ラッチアップ等の
寄生素子効果を大幅に改善することｈ″−できる。
ジスタ上にスルーホールを介してＭＯＲ−ＦＥＴをオー
バーラツプさせているので、素子占有面積を大幅に縮小
でき、素子の集積度を著しく向上させるという効果を有
する。ま几、ＣＭＯＳ構造を有する場合でも、ＭＯＳ−
ＦＩＴけ絶縁膜上に形成されるので、ラッチアップ等の
寄生素子効果を大幅に改善することｈ″−できる。
さらに％ＭＯＳ−ＦＴ！ＪＴＫバイポーラトランジスタ
を接続しているので、インパークとして使用し念場合の
遅延時間をバイポーラトランジスタの増幅率により短縮
でき、その動作を高速化することが可能となる。
を接続しているので、インパークとして使用し念場合の
遅延時間をバイポーラトランジスタの増幅率により短縮
でき、その動作を高速化することが可能となる。
なお、本発明は実施例のようＦＭＯＳインバータ回路に
限定されることはなく、ＭＯＳインバータを回路構成要
素とする回路装置一般に適用でき例えば＋ （！ＭＯＳ
インバータやＣＭＯＳロジックケートに適用可能である
ことば言うまでもない。
限定されることはなく、ＭＯＳインバータを回路構成要
素とする回路装置一般に適用でき例えば＋ （！ＭＯＳ
インバータやＣＭＯＳロジックケートに適用可能である
ことば言うまでもない。
第１図は本発明の半導体装置の一実施例を示す主ｇ断面
図、第２図は従来の半導体装置を示す主要Ｖｆ１面図、
＠３図は第１図に示す半導体装置の等価回路図、第４図
れ）〜（Ｃ）ｔ′１１１（ｏ ｓインバータの製造工程
別Ｆ！ｆ１面図である。 ６・・・・・・ベース領域 ７・・・・・・エミッタ領域 ８・・・・・・コレクタ領域 １０・・・―・愉スルーホール １２・・・・・・ソース領域 １３・・・・・・ドレイン領域 １４・・・・・・チャネル形成領域 １５・・・・・・ゲート絶縁膜 １７・・・・・・ゲート電極 以 上
図、第２図は従来の半導体装置を示す主要Ｖｆ１面図、
＠３図は第１図に示す半導体装置の等価回路図、第４図
れ）〜（Ｃ）ｔ′１１１（ｏ ｓインバータの製造工程
別Ｆ！ｆ１面図である。 ６・・・・・・ベース領域 ７・・・・・・エミッタ領域 ８・・・・・・コレクタ領域 １０・・・―・愉スルーホール １２・・・・・・ソース領域 １３・・・・・・ドレイン領域 １４・・・・・・チャネル形成領域 １５・・・・・・ゲート絶縁膜 １７・・・・・・ゲート電極 以 上
Claims (1)
- 第１導電型の第１半導体層の表面側に第２導電型の第１
半導体領域が形成され、前記第１半導体領域内には第１
導電型の第２半導体領域が形成され、これらによってバ
イポーラトランジスタが構成されると共に、前記第１半
導体層の表面の絶縁膜のうち所定箇所に設けたスルーホ
ール内から前記絶縁膜上にかけて第２半導体層が形成さ
れ、前記第２半導体層がソース及びドレイン領域となる
第１導電型の第３及び第４半導体領域とこれら両領域間
の第２導電型のチャネル形成領域とに区分され、前記チ
ャネル形成領域上にはゲート絶縁膜を介してゲート電極
が形成され、これらによってＭＯＳ型電界効果トランジ
スタが構成され、これら両トランジスタが前記第１半導
体層と前記第３または第４半導体領域とで結合されてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174805A JPS6235556A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174805A JPS6235556A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235556A true JPS6235556A (ja) | 1987-02-16 |
Family
ID=15984970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174805A Pending JPS6235556A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430318A (en) * | 1993-06-14 | 1995-07-04 | Sharp Microelectronics Technology, Inc. | BiCMOS SOI structure having vertical BJT and method of fabricating same |
-
1985
- 1985-08-08 JP JP60174805A patent/JPS6235556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430318A (en) * | 1993-06-14 | 1995-07-04 | Sharp Microelectronics Technology, Inc. | BiCMOS SOI structure having vertical BJT and method of fabricating same |
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