JPH03230560A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03230560A JPH03230560A JP2026459A JP2645990A JPH03230560A JP H03230560 A JPH03230560 A JP H03230560A JP 2026459 A JP2026459 A JP 2026459A JP 2645990 A JP2645990 A JP 2645990A JP H03230560 A JPH03230560 A JP H03230560A
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、縦型ＮＰＮトランジスタと縦型ＰＮＰトラ
ンジスタとを多数同一半導体基板上に集積した半導体装
置とその製造方法に関するものである。
ンジスタとを多数同一半導体基板上に集積した半導体装
置とその製造方法に関するものである。
従来技術において、縦型ＮＰＮ トランジスタと縦型Ｐ
ＮＰ トランジスタとを同一基板上に形成する方法を第
２図に基づいて説明する。
ＮＰ トランジスタとを同一基板上に形成する方法を第
２図に基づいて説明する。
第２図（ａｌに示すように、ｐ型半導体基板ｌの一主面
上の縦型ＰＮＰ ｌ−ランジスタ形成Ｓ■域Ａに、ｎ型
埋め込み層２が形成され、次に縦型ＮＰＮ トランジス
タ形成領域Ｂにｎ型埋め込み層６が形成され、次にｎ型
埋め込み層２の中に、ｎ型埋め込み層４が形成されるの
と同時に、ｐ型分諦領域５が形成される。その１１ ｐ
型半導体基板１の一主面上に、エビタキンヤル成長によ
り、ｎ型半導体層７が形成される。
上の縦型ＰＮＰ ｌ−ランジスタ形成Ｓ■域Ａに、ｎ型
埋め込み層２が形成され、次に縦型ＮＰＮ トランジス
タ形成領域Ｂにｎ型埋め込み層６が形成され、次にｎ型
埋め込み層２の中に、ｎ型埋め込み層４が形成されるの
と同時に、ｐ型分諦領域５が形成される。その１１ ｐ
型半導体基板１の一主面上に、エビタキンヤル成長によ
り、ｎ型半導体層７が形成される。
次に第２図（ｂｌに示すように、トランジスタのｐ型分
Ｈ’ｐＨ域９が形成されるのと同時に、縦型ＰＮＰトラ
ンジスタ形成領域八にへコレクタとなるｐ型半導体領域
８が形成され、次に縦型ＮＰＮ トランジスタ形成領域
Ｂに、コレクタウオールとなるｎ型半導体領域２１が形
成される。そしてＬＯＧＯ８酸化により、フィールド酸
化膜ＩＯが形成された後、ｐ型半導体領域８中に、縦型
ＰＮＰ トランジスタのベースとなるｎ型半導体領域１
１が形成される。その後、縦型ＮＰＮトランジスタのベ
ースとなるｎ型半導体領域１３の形成と同時に、ｐ型予
備分離碩域１４が形成される。
Ｈ’ｐＨ域９が形成されるのと同時に、縦型ＰＮＰトラ
ンジスタ形成領域八にへコレクタとなるｐ型半導体領域
８が形成され、次に縦型ＮＰＮ トランジスタ形成領域
Ｂに、コレクタウオールとなるｎ型半導体領域２１が形
成される。そしてＬＯＧＯ８酸化により、フィールド酸
化膜ＩＯが形成された後、ｐ型半導体領域８中に、縦型
ＰＮＰ トランジスタのベースとなるｎ型半導体領域１
１が形成される。その後、縦型ＮＰＮトランジスタのベ
ースとなるｎ型半導体領域１３の形成と同時に、ｐ型予
備分離碩域１４が形成される。
次に第２図ｔｃ＋に示すように、ｎ型半導体領域ｌｌ中
に縦型ＰＮＰトランジスタのｐ′エミッタ１５ａが形成
されるのと同時に、ｐ型半導体領域８中にｐ゛コレクタ
コンタクト１５ｃよびｎ型半導体領域１３中に縦型ＮＰ
Ｎ トランジスタのｐ＋へ一スコンタクト１５ｂが形成
される。その後、ｎ型半導体領域１３中に縦型ＮＰＮト
ランジスタのｎ１エミツタ１６ａが形成されるのと同時
に、ｎ型半導体領域２１中にｎ゛コレクタコンタクト１
６Ｃよびｎ型半導体領域中１１に縦型ＰＮＰ トラン
ジスタのｎ゛ヘースコンタクト１６ｂ形成される。そし
て、ｐ型半導体基板１の一生面全面に、絶縁膜１７が形
成され、この絶縁膜１７にエミッタ、ベースおよびコレ
クタのコンタクトホールが形成された後、金属電極１８
が形成される。
に縦型ＰＮＰトランジスタのｐ′エミッタ１５ａが形成
されるのと同時に、ｐ型半導体領域８中にｐ゛コレクタ
コンタクト１５ｃよびｎ型半導体領域１３中に縦型ＮＰ
Ｎ トランジスタのｐ＋へ一スコンタクト１５ｂが形成
される。その後、ｎ型半導体領域１３中に縦型ＮＰＮト
ランジスタのｎ１エミツタ１６ａが形成されるのと同時
に、ｎ型半導体領域２１中にｎ゛コレクタコンタクト１
６Ｃよびｎ型半導体領域中１１に縦型ＰＮＰ トラン
ジスタのｎ゛ヘースコンタクト１６ｂ形成される。そし
て、ｐ型半導体基板１の一生面全面に、絶縁膜１７が形
成され、この絶縁膜１７にエミッタ、ベースおよびコレ
クタのコンタクトホールが形成された後、金属電極１８
が形成される。
しかしながら、このような従来の方法では、縦型ＮＰＮ
トランジスタのコレクタウオールとなるｎ型半導体領
域２１を形成するために、フォトマスクが別に必要とな
り、その分プロセスステップが長く複雑になるので、集
積回路製造のコストアンプにつながっていた。
トランジスタのコレクタウオールとなるｎ型半導体領
域２１を形成するために、フォトマスクが別に必要とな
り、その分プロセスステップが長く複雑になるので、集
積回路製造のコストアンプにつながっていた。
またフォトマスクを減らすために、縦型ＮＰＮトランジ
スタのコレクタウオールとなるｎ型半導体領域２１を形
成しなければ、コレクタ抵抗の増加をもたらし、高電流
での電流増幅率の低下や高周波特性の低下など、トラン
ジスタの性能が大幅に低下するという問題があった。
スタのコレクタウオールとなるｎ型半導体領域２１を形
成しなければ、コレクタ抵抗の増加をもたらし、高電流
での電流増幅率の低下や高周波特性の低下など、トラン
ジスタの性能が大幅に低下するという問題があった。
この発明は、上述の問題点に迄み、縦型ＮＰＮトランジ
スタと縦型ＰＮＰ トランジスタとの性能を損なう事な
（フォトマスクを減らし、プロセスステップを短（簡略
化することで、集積回路製造のコストダウンを実現でき
る半導体装置とその製造方法を提供することを目的とす
る。
スタと縦型ＰＮＰ トランジスタとの性能を損なう事な
（フォトマスクを減らし、プロセスステップを短（簡略
化することで、集積回路製造のコストダウンを実現でき
る半導体装置とその製造方法を提供することを目的とす
る。
請求項（１）記載の半導体装置は、第１導電型半導体基
板の一主面上に縦型ＮＰＮ トランジスタと縦型ＰＮＰ
トランジスタとを形成し、縦型ＮＰＮ トランジスタ
の第２導電型埋め込みサブコレクタ領域となる第２４電
型の第１の埋め込み層の濃度よりも、縦型ＰＮＰ トラ
ンジスタの第１導電型埋め込みサブコレクタ領域と第１
導電型半導体基板とを分離している第２導電型の第２の
埋め込み層の濃度が薄い半導体装置において、 縦型ＮＰＮ トランジスタのコレクタコンタクトの直下
付近のみに形成した第２導電型の第３の埋め込み層が、
第２導電型の第１の埋め込み層にオーバーラツプしてお
り、かつ第１導電型半導体基板の一主面方向とその反対
方向において、第２導電型の第１の埋め込み層より外側
に延在した構造を有するものである。
板の一主面上に縦型ＮＰＮ トランジスタと縦型ＰＮＰ
トランジスタとを形成し、縦型ＮＰＮ トランジスタ
の第２導電型埋め込みサブコレクタ領域となる第２４電
型の第１の埋め込み層の濃度よりも、縦型ＰＮＰ トラ
ンジスタの第１導電型埋め込みサブコレクタ領域と第１
導電型半導体基板とを分離している第２導電型の第２の
埋め込み層の濃度が薄い半導体装置において、 縦型ＮＰＮ トランジスタのコレクタコンタクトの直下
付近のみに形成した第２導電型の第３の埋め込み層が、
第２導電型の第１の埋め込み層にオーバーラツプしてお
り、かつ第１導電型半導体基板の一主面方向とその反対
方向において、第２導電型の第１の埋め込み層より外側
に延在した構造を有するものである。
請求項（２）記載の半導体装置の製造方法は、第１導電
型半導体基板の一王面上に縦型ＮＰＮトランジスタと縦
型ＰＮＰ トランジスタとを同時に形成し、縦型ＮＰＮ
トランジスタの第２導電型埋め込みサブコレクタ領域
となる第２導電型の第１の埋め込み層の４度よりも、縦
型ＰＮＰ型トランジスタの第１導電型埋め込みサブコレ
クタ領域と第１導電型半導体基板とを分離している第２
導電型の第２の埋め込み層の／′：Ｍ度が薄い半導体装
置の製造方法において、 縦型ＰＮＰ ｌ−ランノスタの第２導電型の第２の埋め
込み層の形成と同時に、縦型Ｎ Ｐ Ｎ トランジスタ
のコレクタコンタクトの直下付近のみに、第２導電型の
第１の埋め込み層とオーバーラツプするように、かつ第
１導電型半導体基板の一主面方向とその反対方向におい
て、第２導電型の第１の埋め込み層より外側に延在する
ように、第２導電型の第３の埋め込み層を形成すること
を特徴とする。
型半導体基板の一王面上に縦型ＮＰＮトランジスタと縦
型ＰＮＰ トランジスタとを同時に形成し、縦型ＮＰＮ
トランジスタの第２導電型埋め込みサブコレクタ領域
となる第２導電型の第１の埋め込み層の４度よりも、縦
型ＰＮＰ型トランジスタの第１導電型埋め込みサブコレ
クタ領域と第１導電型半導体基板とを分離している第２
導電型の第２の埋め込み層の／′：Ｍ度が薄い半導体装
置の製造方法において、 縦型ＰＮＰ ｌ−ランノスタの第２導電型の第２の埋め
込み層の形成と同時に、縦型Ｎ Ｐ Ｎ トランジスタ
のコレクタコンタクトの直下付近のみに、第２導電型の
第１の埋め込み層とオーバーラツプするように、かつ第
１導電型半導体基板の一主面方向とその反対方向におい
て、第２導電型の第１の埋め込み層より外側に延在する
ように、第２導電型の第３の埋め込み層を形成すること
を特徴とする。
この発明の構成によれば、縦型ＰＮＰトランジスタの第
２導電型の第２の埋め込み層の形成と同時に、縦型ＮＰ
Ｎ トランジスタのコレクタコンタクトの直下付近のみ
に、縦型ＮＰＮ ｌ−ランジスタの第２導電型の第１の
埋め込み層とオーバーラツプするように、かつこの第１
の埋め込み層よりも上方に広く拡散するように、第２導
電型の第３の埋め込み層を形成したため、この第２導電
型の第３の埋め込み層は、縦型ＮＰＮ トランジスタの
コレクタコンタクト付近まで達し、縦型ＮＰＮ ｌ−ラ
ンジスタのコレクタウオールとなる。したがって、従来
のような縦型ＮＰＮ トランジスタのコレクタウオール
を別の工程で新たに形成せずに、縦型ＰＮＰ トランジ
スタの第２導電型の第２の埋め込み層の形成とともに、
縦型ＮＰＮトランジスタのコレクタウオールを形成する
ことができる。
２導電型の第２の埋め込み層の形成と同時に、縦型ＮＰ
Ｎ トランジスタのコレクタコンタクトの直下付近のみ
に、縦型ＮＰＮ ｌ−ランジスタの第２導電型の第１の
埋め込み層とオーバーラツプするように、かつこの第１
の埋め込み層よりも上方に広く拡散するように、第２導
電型の第３の埋め込み層を形成したため、この第２導電
型の第３の埋め込み層は、縦型ＮＰＮ トランジスタの
コレクタコンタクト付近まで達し、縦型ＮＰＮ ｌ−ラ
ンジスタのコレクタウオールとなる。したがって、従来
のような縦型ＮＰＮ トランジスタのコレクタウオール
を別の工程で新たに形成せずに、縦型ＰＮＰ トランジ
スタの第２導電型の第２の埋め込み層の形成とともに、
縦型ＮＰＮトランジスタのコレクタウオールを形成する
ことができる。
この発明の一実施例の半導体装１とその製造方法を第１
図１８１〜ｆｅｌに基づいて説明する。
図１８１〜ｆｅｌに基づいて説明する。
第１図＋ａｌ〜（ｅｌは、この発明の一実施例の半導体
装置の製造方法を示す工程順断面図である。
装置の製造方法を示す工程順断面図である。
第１図（ａｌに示すように、ｐ型半導体基板１の−主面
上の縦型ＰＮＰトランジスタ形成領域Ａに、ｎ型埋め込
み層２ （第２導電型の第２の埋め込み層）を形成する
のと同時に縦型ＮＰＮトランジスタ形成領域Ｂのコレク
タコンタクトの直下付近のみに、ｎ型埋め込み層３ （
第２導電型の第３の埋め込み層）を形成する。次に縦型
Ｎ Ｐ Ｎ ）ランノスタ形成領域Ｂにｎ型埋め込み層
６ （第２導電型の第１の埋め込み層）を形成する。さ
らにｎ型埋め込み層４ （第１導電型埋め込みサブコレ
クタ領域となる。）をｎ型埋め込み層２の中に形成する
のと同時にｐ型分＃領域５を形成する。
上の縦型ＰＮＰトランジスタ形成領域Ａに、ｎ型埋め込
み層２ （第２導電型の第２の埋め込み層）を形成する
のと同時に縦型ＮＰＮトランジスタ形成領域Ｂのコレク
タコンタクトの直下付近のみに、ｎ型埋め込み層３ （
第２導電型の第３の埋め込み層）を形成する。次に縦型
Ｎ Ｐ Ｎ ）ランノスタ形成領域Ｂにｎ型埋め込み層
６ （第２導電型の第１の埋め込み層）を形成する。さ
らにｎ型埋め込み層４ （第１導電型埋め込みサブコレ
クタ領域となる。）をｎ型埋め込み層２の中に形成する
のと同時にｐ型分＃領域５を形成する。
なおｎ型埋め込み層６の形成は、ｎ型埋め込み層４およ
びｐ型分離領域５の形成の後でも良い。
びｐ型分離領域５の形成の後でも良い。
またｎ型埋め込み層３の濃度は、ｎ型埋め込み層２の濃
度と同様に、ｎ型埋め込み層６よりも薄い。したがって
、ｎ型埋め込み層３は、ｎ型埋め込み層６にオーバーラ
ツプする。
度と同様に、ｎ型埋め込み層６よりも薄い。したがって
、ｎ型埋め込み層３は、ｎ型埋め込み層６にオーバーラ
ツプする。
次に第１図（ｂｌに示すように、ｐ型半導体基板１上に
、ｎ型半導体層７をエピタキソヤル成長で形成する。こ
の際、ｎ型埋め込み層３とｎ型埋め込み層６との拡散係
数との違いにより、ｎ型埋め込み層３は、ｎ型埋め込み
層６より上方に拡散する。
、ｎ型半導体層７をエピタキソヤル成長で形成する。こ
の際、ｎ型埋め込み層３とｎ型埋め込み層６との拡散係
数との違いにより、ｎ型埋め込み層３は、ｎ型埋め込み
層６より上方に拡散する。
次に縦型ＰＮＰトランジスタ形成形成入域コレクタ領域
となるｐ型半導体領域８を形成するのと同時に、ｐ型置
１ｔｌｔ Ｂ’ＪＡ域９を形成する。その後、ＬＯＣＯ
３酸化により、フィールド酸化膜１ｏを形成する。
となるｐ型半導体領域８を形成するのと同時に、ｐ型置
１ｔｌｔ Ｂ’ＪＡ域９を形成する。その後、ＬＯＣＯ
３酸化により、フィールド酸化膜１ｏを形成する。
次に第１図ｉｃ］に示すように、縦型ＰＮＰ トランジ
スタのベースとなるｎ型半導体領域１１を形成するのと
同時に、縦型ＮＰＮ型トランジスタのコレクタコンタク
トにｎ型半導体領域１２を形成する。次に縦型ＮＰＮ
トランジスタのベースとなるｐ型半導体領域１３を形成
するのと同時に、ｐ型予備分離領域１４を形成する。
スタのベースとなるｎ型半導体領域１１を形成するのと
同時に、縦型ＮＰＮ型トランジスタのコレクタコンタク
トにｎ型半導体領域１２を形成する。次に縦型ＮＰＮ
トランジスタのベースとなるｐ型半導体領域１３を形成
するのと同時に、ｐ型予備分離領域１４を形成する。
なお縦型ＮＰＮ トランジスタのコレクタコンタクトＳ
、Ｉ域に形成したｎ型半導体領域１２は、形成しなくて
もよい。
、Ｉ域に形成したｎ型半導体領域１２は、形成しなくて
もよい。
次に第１図（ｄｌに示すように、縦型ＰＮＰ トランジ
スタのｐ゛エミツタ１５ａｐ゛コレクタコンタク１５Ｃ
とを形成するのと同時に、縦型ＮＰＮトランジスタのｐ
゛ヘースコンタクト１５ｂ形成する。そしてさらに、縦
型ＮＰＮ トランジスタのｎ゛エミツタ１６ａよびｎ゛
コレクタコンタク１６Ｃを形成するのと同時に、縦型Ｐ
ＮＰ トランジスタのｎ′ヘベーコンタクト１６ｂを形
成する。
スタのｐ゛エミツタ１５ａｐ゛コレクタコンタク１５Ｃ
とを形成するのと同時に、縦型ＮＰＮトランジスタのｐ
゛ヘースコンタクト１５ｂ形成する。そしてさらに、縦
型ＮＰＮ トランジスタのｎ゛エミツタ１６ａよびｎ゛
コレクタコンタク１６Ｃを形成するのと同時に、縦型Ｐ
ＮＰ トランジスタのｎ′ヘベーコンタクト１６ｂを形
成する。
最後に第１図ｔｅｌに示すように、ｎ型半導体基板１の
一生面全面に絶縁膜１７を堆積した後、この絶縁膜１７
にトランジスタのエミッタ、ベースおよびコレクタのコ
ンタクトホールを形成し、金属電極１８を形成する。
一生面全面に絶縁膜１７を堆積した後、この絶縁膜１７
にトランジスタのエミッタ、ベースおよびコレクタのコ
ンタクトホールを形成し、金属電極１８を形成する。
このように、縦型ＮＰＮトランジスタのコレクタコンタ
クトの直下付近のみに形成したｎ型埋め込み層３ （第
２導電型の第３の埋め込み層）が、ｎ型埋め込み層６
（第２導電型の第１の埋め込み層）にオーバーラツプし
ており、かつｎ型半導体基板１の一主面方向とその反対
方向において、ｎ型埋め込み層６より外側に延在した構
造を有する。
クトの直下付近のみに形成したｎ型埋め込み層３ （第
２導電型の第３の埋め込み層）が、ｎ型埋め込み層６
（第２導電型の第１の埋め込み層）にオーバーラツプし
ており、かつｎ型半導体基板１の一主面方向とその反対
方向において、ｎ型埋め込み層６より外側に延在した構
造を有する。
なおこの実施例では、ｐ型半導体基板ｌを用いたが、ｎ
型半導体基板でもよい。
型半導体基板でもよい。
〔発明の効果〕
この発明の構成によれば、縦型ＰＮＰ トランジスタの
第２導電型の第２の埋め込み層の形成と同時に、縦型Ｎ
ＰＮ型トランジスタのコレクタコンタクトの直下付近の
みに、縦型ＮＰＮトランジスタの第２導電型の第１の埋
め込み層とオーバーラツプするように、かつこの第２導
電型の第１の埋め込み層よりも上方に広く拡散するよう
に、第２導電型の第３の埋め込み層を形成したため、こ
の第２導電型の第３の埋め込み層が、縦型ＮＰＮ トラ
ンジスタのコレクタコンタクト付近まで達し、コレクタ
ウオールとなる。したがって、従来のように縦型ＮＰＮ
トランジスタのコレクタウオールを別の工程で新たに形
成せずに、縦型ＰＮＰ トランジスタの第２の埋め込み
層の形成とともに縦型ＮＰＮ トランジスタのコレクタ
ウオールを形成することができる。
第２導電型の第２の埋め込み層の形成と同時に、縦型Ｎ
ＰＮ型トランジスタのコレクタコンタクトの直下付近の
みに、縦型ＮＰＮトランジスタの第２導電型の第１の埋
め込み層とオーバーラツプするように、かつこの第２導
電型の第１の埋め込み層よりも上方に広く拡散するよう
に、第２導電型の第３の埋め込み層を形成したため、こ
の第２導電型の第３の埋め込み層が、縦型ＮＰＮ トラ
ンジスタのコレクタコンタクト付近まで達し、コレクタ
ウオールとなる。したがって、従来のように縦型ＮＰＮ
トランジスタのコレクタウオールを別の工程で新たに形
成せずに、縦型ＰＮＰ トランジスタの第２の埋め込み
層の形成とともに縦型ＮＰＮ トランジスタのコレクタ
ウオールを形成することができる。
その結果、同一基板上に縦型ＮＰＮ トランジスタと縦
型ＰＮＰ ｌ−ランジスタとを同時に形成する際、従来
のように、縦型ＮＰＮ トランジスタのコレクタウオー
ルを形成するためだけに必要であったフォトマスクが不
要となり、したがって、それを形成するためのプロセス
ステップも不要となるので、プロセスの短縮、簡略化が
可能となり、大幅なコストダウンが可能となる。また縦
型ＮＰＮトランジスタのコレクタウオールを形成せずに
プロセスの簡略化を図るのではないので、従来の縦型Ｎ
ＰＮ トランジスタのコレクタウオールを形成しない場
合のような、コレクタ抵抗の増加、高周波特性の低下と
いうようなトランジスタの性能の低下を招くこともなく
、コストダウンができ、その実用的効果は大きい。
型ＰＮＰ ｌ−ランジスタとを同時に形成する際、従来
のように、縦型ＮＰＮ トランジスタのコレクタウオー
ルを形成するためだけに必要であったフォトマスクが不
要となり、したがって、それを形成するためのプロセス
ステップも不要となるので、プロセスの短縮、簡略化が
可能となり、大幅なコストダウンが可能となる。また縦
型ＮＰＮトランジスタのコレクタウオールを形成せずに
プロセスの簡略化を図るのではないので、従来の縦型Ｎ
ＰＮ トランジスタのコレクタウオールを形成しない場
合のような、コレクタ抵抗の増加、高周波特性の低下と
いうようなトランジスタの性能の低下を招くこともなく
、コストダウンができ、その実用的効果は大きい。
第１図（ａｌ〜ｔｅ＋は、この発明の一実施例の半導体
装置の製造方法を示す工程順断面図、第２図（ａｌ〜（
Ｃ）は従来の半導体装置の製造方法を示す工程順断面図
である。 １・・・ｐ型半導体基板、２・・・ｎ型埋め込みＮ（第
２導電型の第２の埋め込み層）、３・・・ｎ型埋め込み
層（第２導電型の第３の埋め込み層）、４・・・ｎ型埋
め込み層（第１導電型埋め込みサブコレクタ領域）、６
・・・ｎ型埋め込み層（第２導電型の第１の埋め込み層
） 派 Ｑ に ＝ 二 に −への寸■
装置の製造方法を示す工程順断面図、第２図（ａｌ〜（
Ｃ）は従来の半導体装置の製造方法を示す工程順断面図
である。 １・・・ｐ型半導体基板、２・・・ｎ型埋め込みＮ（第
２導電型の第２の埋め込み層）、３・・・ｎ型埋め込み
層（第２導電型の第３の埋め込み層）、４・・・ｎ型埋
め込み層（第１導電型埋め込みサブコレクタ領域）、６
・・・ｎ型埋め込み層（第２導電型の第１の埋め込み層
） 派 Ｑ に ＝ 二 に −への寸■
Claims (2)
- （１）第１導電型半導体基板の一主面上に縦型ＮＰＮト
ランジスタと縦型ＰＮＰトランジスタとを形成し、前記
縦型ＮＰＮトランジスタの第２導電型埋め込みサブコレ
クタ領域となる第２導電型の第１の埋め込み層の濃度よ
りも、前記縦型ＰＮＰトランジスタの第１導電型埋め込
みサブコレクタ領域と前記第１導電型半導体基板とを分
離している第２導電型の第２の埋め込み層の濃度が薄い
半導体装置において、 前記縦型ＮＰＮトランジスタのコレクタコンタクトの直
下付近のみに形成した第２導電型の第３の埋め込み層が
、前記第２導電型の第１の埋め込み層にオーバーラップ
しており、かつ前記第１導電型半導体基板の一主面方向
とその反対方向において、前記第２導電型の第１の埋め
込み層より外側に延在した構造を有する半導体装置。 - （２）第１導電型半導体基板の一主面上に縦型ＮＰＮト
ランジスタと縦型ＰＮＰトランジスタとを同時に形成し
、前記縦型ＮＰＮトランジスタの第２導電型埋め込みサ
ブコレクタ領域となる第２導電型の第１の埋め込み層の
濃度よりも、前記縦型ＰＮＰ型トランジスタの第１導電
型埋め込みサブコレクタ領域と前記第１導電型半導体基
板とを分離している第２導電型の第２の埋め込み層の濃
度が薄い半導体装置の製造方法において、 前記縦型ＰＮＰトランジスタの第２導電型の第２の埋め
込み層の形成と同時に、前記縦型ＮＰＮトランジスタの
コレクタコンタクトの直下付近のみに、前記第２導電型
の第１の埋め込み層とオーバーラップするように、かつ
前記第１導電型半導体基板の一主面方向とその反対方向
において、前記第２導電型の第１の埋め込み層より外側
に延在するように、第２導電型の第３の埋め込み層を形
成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026459A JP2783888B2 (ja) | 1990-02-05 | 1990-02-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2026459A JP2783888B2 (ja) | 1990-02-05 | 1990-02-05 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03230560A true JPH03230560A (ja) | 1991-10-14 |
| JP2783888B2 JP2783888B2 (ja) | 1998-08-06 |
Family
ID=12194095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026459A Expired - Lifetime JP2783888B2 (ja) | 1990-02-05 | 1990-02-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2783888B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334364A (ja) * | 1989-06-06 | 1991-02-14 | Natl Semiconductor Corp <Ns> | モノリシックシリコンプレーナｐｎ接合分離型集積回路の製造方法 |
-
1990
- 1990-02-05 JP JP2026459A patent/JP2783888B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334364A (ja) * | 1989-06-06 | 1991-02-14 | Natl Semiconductor Corp <Ns> | モノリシックシリコンプレーナｐｎ接合分離型集積回路の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2783888B2 (ja) | 1998-08-06 |
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