KR19980030447A - 바이폴라 트랜지스터 및 그의 제조방법 - Google Patents

Abstract

본 발명은 얇은 접합 계면에서 금속층의 접촉으로 인하여 발생하는 파티클 및 알루미늄의 스파이킹을 방지하여 소자의 제조 수율을 향상시킬 뿐만 아니라 전류 이득을 향상킬 수 있는 바이폴라 트랜지스터 및 그의 제조방법에 관한 것으로, 제 1 전도형 저농도 베이스 영역이 형성된 반도체 기판을 제공하는 단계, 베이스 영역의 소정 부분이 노출되도록 기판 전면에 절연막을 형성하는 단계, 노출된 베이스 영역에 제 2 전도형 고농도 에미터 영역을 형성하는 단계, 에미터 영역 상에 절연막의 두께로 버퍼층을 형성하는 단계 및 버퍼층과 콘택하는 금속층을 형성하는 단계를 포함하는 것을 특징으로 하고, 버퍼층을 형성하는 단계는 에미터 영역 상부에 제 2 전도형의 에피택셜층을 성장시키는 단계, 에피택셜층에 제 2 전도형의 고농도 불순물을 주입하는 단계 및 주입된 불순물에 대한 어닐링을 실시하는 단계를 포함하는 것을 특징으로 한다.

Description

바이폴라 트랜지스터 및 그의 제조방법

본 발명은 반도체 소자에 관한 것으로, 특히 전류 이득을 향상킬 수 있는 바이폴라 트랜지스터 및 그의 제조방법에 관한 것이다.

일반적으로 바이폴라 접합 트랜지스터는 두 개의 pn 접합을 매우 근접하게 지니고, 에미터, 베이스 및 콜렉터로 이루어진 세 개의 영역을 갖는 전자 소자로서 증폭기나 스위치로 사용될 수 있다. 또한, 바이폴라 IC 에는 npn 형과 pnp 형이 공존하는 상보형이나, I₂L 구조, 금속 산화물 반도체 구조와의 공존형 등이 있으며, 아이솔레이션 방식에도 다결정 실리콘을 매립한 방식이나 트랜지스터 활성 영역의 모든 것을 절연물로 분리한 방법 등이 있다.

도 1 내지 도 3은 종래 가장 널리 쓰이는 npn 바이폴라 트랜지스터의 구조를 각각 나타낸 단면도로서, 도 1은 SBC(Standard Buried Collector)형 구조이고, 도 2는 CDI(Collector Diffused Isolation)형 구조이며, 도 3은 3-D(Triple Diffused Process)형 구조이다.

먼저, 도 1에 도시된 바와 같은 SBC형 구조의 바이폴라 트랜지스터는 p^-형 기판(1) 상에 형성된 n⁺매몰층(2)과, 기판(1) 및 매몰층(2) 상에 형성된 n 에피택셜층(3)과, 에피택셜층(3) 상의 소정 부분에서 기판(1)과 연결되어 형성된 소자 분리용 p⁺확산층(4)과, 확산층(4) 사이의 에피택셜층(3)에 형성된 p 베이스 영역(5)과, 베이스 영역(5)에 형성된 n⁺에미터 영역(6)과, 에피택셜층(3)에서 베이스 영역(5)과 소정 거리만큼 떨어진 n⁺콜렉터 영역(7)과, 이 콜렉터 영역(7)과 매몰층(2)이 연결되어 형성된 딥 콜렉터 영역(8)으로 구성된 구조를 갖는다.

또한, 베이스 영역(5), 에미터 영역(6) 및 콜렉터 영역(7)과 콘택하여 형성된 베이스 전극(10), 에미터 전극(11) 및 콜렉터 전극(12)과, 콘택된 각각의 전극 사이의 기판(1) 상에 형성된 절연막(9)으로 구성되어 있다.

이어서, 도 2에 도시된 바와 같은 CDI 구조의 바이폴라 트랜지스터는 p^-기판(21)상에 형성된 n⁺매몰층(22)과, 매몰층(22)상에 형성된 p 에피택셜층(23)과, 매몰층(22)과 연결되어 에피택셜층(23)에 형성된 소자 분리용 n⁺확산층(24)과, 에피택셜층(23)에 형성된 p 베이스 영역(25)과, 베이스 영역(25)에 형성된 n⁺에미터 영역(26)과, 확산층(24) 소정 부분에 형성된 콜렉터 영역(27)과, 베이스 영역(25) 및 에미터 영역(26) 및 콜렉터 영역(27)과 콘택하여 형성된 베이스 전극(29), 에미터 전극(30) 및 콜렉터 전극(31)과, 콘택된 각각의 전극 사이의 기판(21) 상에 형성된 절연막(28)으로 구성된 구조를 갖는다.

한편, 도 3에 도시된 바와 같은 3-D 구조의 바이폴라 트랜지스터는 p^-형 기판(41) 상에 형성된 n 확산층(42)과, n 확산층(42) 상의 소정 부분에 형성된 p 베이스 영역(43)과, 베이스 영역(43)에 형성된 n⁺에미터 영역(44)과, 확산층(42)에 형성되고 베이스 영역(43)과 소정 부분 떨어진 n⁺콜렉터 영역(45)과, 베이스 영역(43), 에미터 영역(44) 및 콜렉터 영역(45)과 콘택하여 형성된 베이스 전극(47), 에미터 전극(48) 및 콜렉터 전극(49)과, 콘택된 각각의 전극 사이의 기판(41) 상에 형성된 절연막(46)으로 구성된 구조를 갖는다.

그러나, 상기한 종래의 바이폴라 트랜지스터에 있어서는 다음과 같은 문제가 있게 된다.

즉, 상기한 바이폴라 트랜지스터의 각각의 에미터 부분을 살펴보면, 도 1 내지 도 3의 각각의 (A) 부분에 도시된 바와 같이, 얇은 n⁺에미터 계면에 금속층이 직접 접촉하게 된다.

이에 따라, 얇은 n⁺접합 계면에서 파티클(particle)이 발생하게 되고, 특히 상기 금속이 알루미늄인 경우 실리콘과 알루미늄 사이에서의 알루미늄의 스파이킹이 발생함으로써, 소자의 제조 수율이 저하되는 문제가 있었다.

이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 얇은 접합 계면에서 금속층의 접촉으로 인하여 발생하는 파티클 및 알루미늄의 스파이킹을 방지하여 소자의 제조 수율을 향상시킬 뿐만 아니라 전류 이득을 향상킬 수 있는 바이폴라 트랜지스터 및 그의 제조방법을 제공함에 그 목적이 있다.

도 1 내지 도 3은 종래의 바이폴라 트랜지스터의 구조를 각각 나타낸 단면도.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 바이폴라 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

50 : p형 반도체 기판 51 : n⁺콜렉터 매몰층

52 : n^-에피택셜층 53 : p^-베이스 영역

54 : 산화막 56 : n⁺에미터 영역

57 : n⁺버퍼 에피택셜층 58 : 에미터 전극

상기 목적을 달성하기 위한 본 발명에 따른 바이폴라 트랜지스터는 제 1 전도형 저농도 베이스 영역과 제 2 전도형 콜렉터 영역을 구비한 제 1 전도형 기판과, 상기 베이스 영역의 소정 부분에 형성된 제 2 전도형 고농도 에미터 영역과, 상기 에미터 영역 상의 소정 부분에 형성된 버퍼층과, 상기 버퍼층과 접촉하는 금속층과, 상기 버퍼층을 제외한 상기 기판 상에 형성된 절연막을 포함하는 것을 특징으로 한다.

또한, 상기한 구성으로 된 바이폴라 트랜지스터의 제조방법은 제 1 전도형 저농도 베이스 영역이 형성된 반도체 기판을 제공하는 단계, 상기 베이스 영역의 소정 부분이 노출되도록 상기 기판 전면에 절연막을 형성하는 단계, 상기 노출된 베이스 영역에 제 2 전도형 고농도 에미터 영역을 형성하는 단계, 상기 에미터 영역 상에 상기 절연막의 두께로 버퍼층을 형성하는 단계 및 상기 버퍼층과 콘택하는 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 버퍼층을 형성하는 단계는 상기 에미터 영역 상부에 제 2 전도형의 에피택셜층을 성장시키는 단계, 상기 에피택셜층에 제 2 전도형의 고농도 불순물을 주입하는 단계 및 상기 주입된 불순물에 대한 어닐링을 실시하는 단계를 포함하는 것을 특징으로 한다.

상기 구성으로 된 본 발명에 의하면, 얕은 에미터 영역 계면과 접촉하는 금속층 사이에 버퍼 에피택셜층을 개재함으로써, 에미터 영역 계면에서 발생하는 알루미늄 스파이킹 및 디펙트를 방지할 수 있게 됨과 더불어, 버퍼 에피택셜층의 형성으로 인하여 확장된 에미터 영역에 의해 전류 이득이 향상된다.

[실시예]

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

먼저, 도 4d는 본 발명의 실시예에 따른 npn 바이폴라 트랜지스터를 나타낸 단면도이다.

도 4d에 도시된 바와 같이, 본 발명에 따른 npn 바이폴라 트랜지스터는 p형 기판(50) 상에 형성된 n⁺콜렉터 매몰층(51)과, 콜렉터 매몰층(51) 상에 형성된 n^-에피택셜층(52)과, 에피택셜층(52) 상에 형성된 p^-베이스 영역(53)과, 베이스 영역(53)의 소정 부분에 형성된 n⁺에미터 영역(56)과, 에미터 영역(56) 상부에 형성된 n⁺버퍼 에피택셜층(57)과, 버퍼 에피택셜층(57)과 접촉하는 에미터 전극(58)과, 버퍼 에피택셜층(57)을 제외한 베이스 영역(53) 상부에 형성된 산화막(54)을 포함하는 구조를 갖는다.

이어서, 상기한 구성으로 된 바이폴라 트랜지스터의 제조방법을 살펴본다.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 npn 바이폴라 트랜지스터의 제조방법을 설명하기 위한 공정 단면도이다.

먼저, 도 4a에 도시된 바와 같이, p형의 반도체 기판(50) 상에 통상의 매몰층 형성 공정으로 n⁺콜렉터 매몰층(51)을 형성하고, 그 상부에 에피택셜 확산 공정(EDP)으로 5,000 내지 10,000Å의 두께로 n^-에피택셜층(52)을 형성한다. 이어서, 에피택셜층(52)에 p^-오토 도핑(auto doping) 에피택셜 방법으로 2,000 내지 5,000Å의 두께로 p^-베이스 영역(53)을 형성하고, 그 상부에 LPCVD 방식으로 1,000 내지 2,000Å의 두께로 산화막(54)을 증착한다.

그런 다음, 산화막(54) 상부에 포토리소그라피를 통하여 포토레지스트막(55) 패턴을 형성하고, 포토레지스트막(55)을 식각 마스크로하여 하부의 산화막을 베이스 영역(53)이 노출되도록 소정 부분 식각한다. 그리고 나서, 노출된 베이스 영역(53)으로 n⁺이온을 주입하여 n⁺에미터 영역(56)을 형성한다.

도 4b에 도시된 바와 같이, 공지된 방법으로 포토레지스트막(55)을 제거하고, 이온 주입된 에미터 영역(56)의 확산을 위하여 어닐링을 실시한다.

도 4c에 도시된 바와 같이, 산화막(54) 사이에 노출된 에미터 영역(56)을 에피택셜 확산 공정으로 성장시켜 에미터 영역(56)과 후속 금속층 사이의 소정의 버퍼 역할을 하는 버퍼 에피택셜층(57)을 형성한다. 이때, 버퍼 에피택셜층(57)은 산화막(54)의 두께와 동일하도록 1,000 내지 2,000Å의 두께로 형성한다. 이어서, 성장된 버퍼 에피택셜층(57)에 n⁺이온을 주입하고, 어닐링을 실시한다.

도 4d에 도시된 바와 같이, 상기 결과물 상부에 금속층, 예컨대 알루미늄막을 증착하고, 포토리소그라피 및 식각 공정으로 패터닝하여 n⁺버퍼 에피텍셜층(57)과 접촉하는 에미터 전극(58)을 형성한다.

한편, 상기한 방법으로 pnp 바이폴라 트랜지스터를 제조할 수 있음은 이 분야의 통상의 지식을 가진자는 용이하게 이해할 수 있을 것이다.

상기 실시예에 의하면, 얕은 에미터 영역 계면과 금속층으로 형성된 에미터 전극 사이에 버퍼 에피택셜층을 개재함으로써, 에미터 영역 계면에서 발생하는 알루미늄 스파이킹 및 디펙트를 방지할 수 있게 된다.

또한, 버퍼 에피택셜층에 의해 에미터 영역의 길이가 확장될 뿐만 아니라, 도면에 도시되지는 않았지만 버퍼 에피택셜층 성장시 계면에 형성되는 소정의 얇은 자연 산화막이 버퍼 에피택셜층으로의 n형의 소수 캐리어인 홀의 주입을 위한 터널링 배리어 역할을 함으로써 전류 이득(β)을 향상시킬 수 있게 된다.

즉, 상기 전류 이득(β)을 수식을 통하여 살펴보면 다음과 같다.

β = I_C/I_B= α/(1-α) 이고, α = I_C/I_E이다.

여기서, I_C는 콜렉터 전류이고, I_B는 베이스 전류이고, I_E는 에미터 전류이로서, 확장된 에미터 영역 및 자연 산화막에 의한 터널링 배리어로 인하여 에미터 전류가 감소함에 따라, 높은 전류 이득(β)을 얻을 수 있는 효과가 있다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

이상 설명한 바와 같이 본 발명에 의하면, 소자의 제조 수율을 향상시킬 뿐만 아니라 전류 이득을 향상킬 수 있는 바이폴라 트랜지스터 및 그의 제조방법을 실현할 수 있게 된다.

Claims (11)

1. 제 1 전도형 저농도 베이스 영역과 제 2 전도형 콜렉터 영역을 구비한 제 1 전도형 기판과, 상기 베이스 영역의 소정 부분에 형성된 제 2 전도형 고농도 에미터 영역과, 상기 에미터 영역 상의 소정 부분에 형성된 버퍼층과, 상기 버퍼층과 접촉하는 금속층과, 상기 버퍼층을 제외한 상기 기판 상에 형성된 절연막을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
2. 제 1 항에 있어서, 상기 버퍼층은 제 2 전도형 고농도 에피택셜층인 것을 특징으로 하는 바이폴라 트랜지스터.
3. 제 1 항에 있어서, 상기 금속은 알루미늄인 것을 특징으로 하는 바이폴라 트랜지스터.
4. 제 1 전도형 저농도 베이스 영역이 형성된 기판을 제공하는 단계, 상기 베이스 영역의 소정 부분이 노출되도록 상기 기판 전면에 절연막을 형성하는 단계, 상기 노출된 베이스 영역에 제 2 전도형 고농도 에미터 영역을 형성하는 단계, 상기 에미터 영역 상에 상기 절연막의 두께로 버퍼층을 형성하는 단계 및 상기 버퍼층과 콘택하는 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
5. 제 4 항에 있어서, 상기 버퍼층을 형성하는 단계는 상기 에미터 영역 상부에 제 2 전도형의 에피택셜층을 성장시키는 단계, 상기 에피택셜층에 제 2 전도형의 고농도 불순물을 주입하는 단계 및 상기 주입된 불순물에 대한 어닐링을 실시하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
6. 제 4 항에 있어서, 상기 베이스 영역의 소정 부분이 노출되도록 상기 기판 전면에 절연막을 형성하는 단계는 상기 기판 전면에 절연막을 형성하는 단계와, 상기 베이스 영역 상부에 형성된 절연막을 소정 부분 식각하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
7. 제 4 항에 있어서, 상기 절연막은 5,000 내지 10,000Å의 두께로 형성하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
8. 제 7 항에 있어서, 상기 절연막은 LPCVD 방식으로 형성된 산화막인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
9. 제 4 항에 있어서, 상기 베이스 영역은 오토 도핑 에피택셜 방법으로 형성하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
10. 제 4 항에 있어서, 상기 베이스 영역은 2,000 내지 5,000Å의 두께로 형성하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
11. 제 4 항에 있어서, 상기 금속층은 알루미늄막인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법의 제조방법.