JPS58142542A - 誘電体分離構造の半導体集積回路装置の製造方法 - Google Patents
誘電体分離構造の半導体集積回路装置の製造方法Info
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- JPS58142542A JPS58142542A JP2640182A JP2640182A JPS58142542A JP S58142542 A JPS58142542 A JP S58142542A JP 2640182 A JP2640182 A JP 2640182A JP 2640182 A JP2640182 A JP 2640182A JP S58142542 A JPS58142542 A JP S58142542A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は誘電分離構造の半導体集積回路装置（ＩＣ）
およびその製造方法に関するものである。
およびその製造方法に関するものである。
第１図は従来の誘電分離構造のＩＯの一例の要部を示す
断面図である。
断面図である。
図において、（１）はｐ形シリコン（日１）基板、（２
）はｐ形８１基板（１）の第１の主面部の一部に形成さ
れたｎ＋形コレクタ埋込み領域、（３）はｎ＋形コレク
タ埋込み領域（２）の表面上に形成されたｎ形コレクタ
領域、１４１４ｄｎ形コレクタ領域（３）の表面部の一
部に形成されたＰ形ベース領域、（５）はｐ形ベース領
域（４）の表面部の一部に形成されたｎ１形エミツタＩ
ｉ埴、（６）はｎ形コレクタ領域（３ｉの表面部のｐ形
ベース領域（４）以外の部分に形成されたｎ＋形コレク
タ電極接続領域、（７）はｎ形コレクタ領域（Ｓｌｏｐ
形ベース領域（４）およびｎ形エミッタ領域＋１５１を
主要構成機素とするｎｐｎ ）ランジスタである。なお
、第１図では、ｎｐｎトランジスタ（７）のコレクタ、
ベースおヨヒエミッタの各領域に接続される電極配線の
図示は省略した。（８）はｐ形８１基板＋１１の第１の
主面部のｎ＋形コレクタ埋込み領域（２）以外の部分に
形成されたｐ＋形チャネルカット領域、（９）はｎｐｎ
）ランジスタ（７）を取り囲んでｎ１形コレクタ塩込み
領域（２）の表面上の端縁からｐ＋形チャネルカット領
域（３）の表面上にわたって形成された酸化シリコン（
８１０２）からなる誘電体分離領域である。
）はｐ形８１基板（１）の第１の主面部の一部に形成さ
れたｎ＋形コレクタ埋込み領域、（３）はｎ＋形コレク
タ埋込み領域（２）の表面上に形成されたｎ形コレクタ
領域、１４１４ｄｎ形コレクタ領域（３）の表面部の一
部に形成されたＰ形ベース領域、（５）はｐ形ベース領
域（４）の表面部の一部に形成されたｎ１形エミツタＩ
ｉ埴、（６）はｎ形コレクタ領域（３ｉの表面部のｐ形
ベース領域（４）以外の部分に形成されたｎ＋形コレク
タ電極接続領域、（７）はｎ形コレクタ領域（Ｓｌｏｐ
形ベース領域（４）およびｎ形エミッタ領域＋１５１を
主要構成機素とするｎｐｎ ）ランジスタである。なお
、第１図では、ｎｐｎトランジスタ（７）のコレクタ、
ベースおヨヒエミッタの各領域に接続される電極配線の
図示は省略した。（８）はｐ形８１基板＋１１の第１の
主面部のｎ＋形コレクタ埋込み領域（２）以外の部分に
形成されたｐ＋形チャネルカット領域、（９）はｎｐｎ
）ランジスタ（７）を取り囲んでｎ１形コレクタ塩込み
領域（２）の表面上の端縁からｐ＋形チャネルカット領
域（３）の表面上にわたって形成された酸化シリコン（
８１０２）からなる誘電体分離領域である。
ところで、このように構成された従来例では、ｐ形８１
基板（凰）に電位を与えるＫは、ｐ形Ｂ１基板ｆｉ＋の
第２の主面から与えねばならず、ｐ形８１基板（１）の
第２の主面が絶縁愉の表面上に固定される場合、′を九
はフリップチップのようにｐ ｇｆｅ８１基板ｉｌｌの
第２の主面が気体にさらされる場合には、ｐ形８１基板
１１１ノ第１の主面ＩＩＩからｐ形８１基板＋１１に電
位を与えることができないという欠点があったＯ この発明は、上述の欠点に鎌みてなされたもので、半導
体基板の一方の主面上に半導体素子形成領域を取り囲ん
で設けられた誘電体分離１ｉ斌内の所要部分にその表面
から半導体基板に達するように半導体基板と同−伝導形
の多結晶半導体層を形成することによって、半導体基板
の馬主面側から基板電位を与え得るようＫした誘電体分
離構造の１０およびその製造方法を提供することを目的
とする。
基板（凰）に電位を与えるＫは、ｐ形Ｂ１基板ｆｉ＋の
第２の主面から与えねばならず、ｐ形８１基板（１）の
第２の主面が絶縁愉の表面上に固定される場合、′を九
はフリップチップのようにｐ ｇｆｅ８１基板ｉｌｌの
第２の主面が気体にさらされる場合には、ｐ形８１基板
１１１ノ第１の主面ＩＩＩからｐ形８１基板＋１１に電
位を与えることができないという欠点があったＯ この発明は、上述の欠点に鎌みてなされたもので、半導
体基板の一方の主面上に半導体素子形成領域を取り囲ん
で設けられた誘電体分離１ｉ斌内の所要部分にその表面
から半導体基板に達するように半導体基板と同−伝導形
の多結晶半導体層を形成することによって、半導体基板
の馬主面側から基板電位を与え得るようＫした誘電体分
離構造の１０およびその製造方法を提供することを目的
とする。
以下、第２図についてこの発明の一実施例の誘電体分離
構造のＩＣの製造手ｙＩＡｔ示すことによって、この実
施例の構成を説明することＫする。
構造のＩＣの製造手ｙＩＡｔ示すことによって、この実
施例の構成を説明することＫする。
第２図（Ａ）〜（Ｊ） Ｈこの実施例の製造各段階の状
態を示す断面図である。
態を示す断面図である。
まず、第２図（Ａ）に示すようＫｓｌＯ／ａｍ＠度の低
不純物濃度のｐ形８１基板（１）の第１の主面上に８１
０２膜（ｌαを形成し、ｐ形８１基板＋１１の第１の主
面部のｎ＋形コレクタ堀込み領域を形成すべき領域上の
５１０２膜ｔ１０１に不純物拡散用窓（Ｉｌｌ １ｉ−
設け、この窓（１１）内にｐ形８１基板＋１１の主面を
露出させ、この露出させたｐ形８１基板（１１の主面部
に窓（Ｉｌｌを通してアンチモン（８ｂ） ＊ヒ素（ム
、）などのｎ形不純−を注入しドライブ拡散してｎ４形
コレクタ埋込み領域となるべｌｋｎ＋形８１領域（１２
１を形成する。このと色、ｎ＋形Ｓ１領域（１２１の表
面上Ｋ ８１０２膜錦が形成される。次に、第２図（Ｂ
） Ｋ示すように、ｐ形８１基板ｉｌ＋の第１の主面の
誘電体分離領域を形成すべき領域内の所要部分上の８１
０２膜（１１）に開口部（１４）を設け、この開口部０
荀内Ｋｐ形日１基板１１）の主面を露出させ、この露出
させた開口部（１４内のｐ形８１基板（１）の主面上に
多結晶８１（以下「ポリＳｉ Ｊと呼ぶ）薄層Ｑｅを形
成する。次いで、第２図（Ｃ）に示すようＫＳｐ形８１
基板１１１およびｎ＋形８１領域Ｏ舊の各表面上から８
１０２膜（１０）および５１０２膜αＳｔエツチング除
去して、ｐ形８１基板（１）、ｎ”形Ｓ１領域（１２１
およびポリＢ ｉ、薄層０均の各表面上にわたって１０
１５／ｃｍ３程度の低不純物濃度のｎ形エピタキシャル
成長ｓ１層（以下「ｎ形エピタキシャル層」と呼ぶ）α
φを形成する。このと色、ｎ”形Ｓ１領域（ｌ埴はｎ“
形コレクタ埋込み領域（２）になり、ポリＳ１薄層（ｌ
揚上のｎ形エピタキシャル層α６１１ｆｉｎ形ポリＳｉ
層（１７１になる。次に、＃！２図（Ｄ）に示すように
、ｎ形エピタキシャル層α句およびｎ形ポリ８１層（ｌ
ηの各表面上にわたって８１０□＃賭を形成し・この８
１０２ｍＱｇ）の表面上に窒化シリコン（ｓ１３Ｎ４）
膜−を形成する。次に、第２図（］１に示すようにｓｔ
ｏ ｊｌｉＱ８ｉおよびＳｉ３Ｎ４膜（ｌ鴫に選択エッ
チングを施してｎ１形コレクタ場込み領域（りに対応す
るｎ形エピタキシャル層Ｈの表面上の部分Ｋ ＥＩｉ０
３膜（１８ａ）を下敷とする８１３Ｎ４膜（１９ａ）を
残すとともにｎ形ポリ８１層Ｑｆｉの表面上に８１０１
１１［（１８ｂ）を下敷とする８１３Ｎ４膜（１９１）
）を−す。次に、第２図（ｙ） Ｋ示すように、８１０
２１［（１８ａ）および８１３１１１４膜（１９ａ）、
並びに８１０２膜（１８１））および８１３Ｎ４膜（１
９ｂ）をマスクにして、ｎ形エピタキシャル層０＠ヲエ
ッチングし、更にホウ素（購イオン管注入してｐ形８１
基板１１＋の主面ｓＫｐ＋チャネルカット領域（８）を
形成し、しかるのち５ｔｏ２１１ （１８ａ）および５
１１３Ｎ４膜（１９ａ）、並び１ｃ８１０２膜（１８ｂ
）および８１９１４４ ｍ（１９ｂ）をマスクとする選
択酸化を行い、５ｔｏ２膜からなる誘電体分離領域（９
）を形成する０このとき、ｎ十形コレクタ埋込み領域（
り上に残るｎ形エピタキシャル層ｏｆ４の部分がｎ形コ
レクタ領域（３）になる０次に１第２図（Ｇ） Ｋ示す
ように、ｎ形コレクタ領域（３）の表面上から８１０２
ｊｌＩ （１８ａ）および５ｔ３Ｎ４展（１９ａ）を
除去するとともにｎ形ポリＳ１層（ｌηの表面上から８
１０２膜（１８ｂ）および８１３Ｍ４ ｇ （１９′ｂ
）を除去し、ｎ形コレクタ領域（３）の表面部のｐ形ベ
ース領域を形成すべ色領域上およびｎ形ポリ８１層０？
’ｌの表面上にそれぞれ窓（２０ａ）および窓（２０ｂ
）を有しその他の全表面を覆うレジスト膜体υを形成し
、このレジスト族＠１）をマスク圧してｎ形コレクタ領
域（３）の表面部およびｎ形ポリ８１層帥の表面部にそ
れぞれＢイオンを選択的に注入してＢイオン注入７１１
（２２ａ）およびＢイオン注入層（２２ｂ）を形成す
る。しかるのち、第２図（６）Ｋ示すように、レジスト
膜＠１を除去し、化学的気相蒸着（ｃｖｎ）法によって
、Ｂイオン注入層（２２ａ）および（ｊ？！ｂ）、 ｎ
形コレクタ像域（３）、並びに誘電体分離領域（９）の
各表面上にわ九って８１０２膜骸管形成し、しかるのち
Ｂイオン注入層（２２ａ）並びにＢイオン注入層（ｇｇ
’ｂ）をそれぞれｎ形コレクタ領域（３）並びにｎ形ポ
リｓ１層（ｌηおよびポリ８１薄層＋１１へドライブ拡
散して、ｎ形コレクタ領域（３）の表面部にｐ形ベース
領域（３）を形成すると同時にｎ形ポリＳ１層（ｌηお
よびポリＢｉ薄層０＠をｐ形ポリｓ１層（財）にする。
不純物濃度のｐ形８１基板（１）の第１の主面上に８１
０２膜（ｌαを形成し、ｐ形８１基板＋１１の第１の主
面部のｎ＋形コレクタ堀込み領域を形成すべき領域上の
５１０２膜ｔ１０１に不純物拡散用窓（Ｉｌｌ １ｉ−
設け、この窓（１１）内にｐ形８１基板＋１１の主面を
露出させ、この露出させたｐ形８１基板（１１の主面部
に窓（Ｉｌｌを通してアンチモン（８ｂ） ＊ヒ素（ム
、）などのｎ形不純−を注入しドライブ拡散してｎ４形
コレクタ埋込み領域となるべｌｋｎ＋形８１領域（１２
１を形成する。このと色、ｎ＋形Ｓ１領域（１２１の表
面上Ｋ ８１０２膜錦が形成される。次に、第２図（Ｂ
） Ｋ示すように、ｐ形８１基板ｉｌ＋の第１の主面の
誘電体分離領域を形成すべき領域内の所要部分上の８１
０２膜（１１）に開口部（１４）を設け、この開口部０
荀内Ｋｐ形日１基板１１）の主面を露出させ、この露出
させた開口部（１４内のｐ形８１基板（１）の主面上に
多結晶８１（以下「ポリＳｉ Ｊと呼ぶ）薄層Ｑｅを形
成する。次いで、第２図（Ｃ）に示すようＫＳｐ形８１
基板１１１およびｎ＋形８１領域Ｏ舊の各表面上から８
１０２膜（１０）および５１０２膜αＳｔエツチング除
去して、ｐ形８１基板（１）、ｎ”形Ｓ１領域（１２１
およびポリＢ ｉ、薄層０均の各表面上にわたって１０
１５／ｃｍ３程度の低不純物濃度のｎ形エピタキシャル
成長ｓ１層（以下「ｎ形エピタキシャル層」と呼ぶ）α
φを形成する。このと色、ｎ”形Ｓ１領域（ｌ埴はｎ“
形コレクタ埋込み領域（２）になり、ポリＳ１薄層（ｌ
揚上のｎ形エピタキシャル層α６１１ｆｉｎ形ポリＳｉ
層（１７１になる。次に、＃！２図（Ｄ）に示すように
、ｎ形エピタキシャル層α句およびｎ形ポリ８１層（ｌ
ηの各表面上にわたって８１０□＃賭を形成し・この８
１０２ｍＱｇ）の表面上に窒化シリコン（ｓ１３Ｎ４）
膜−を形成する。次に、第２図（］１に示すようにｓｔ
ｏ ｊｌｉＱ８ｉおよびＳｉ３Ｎ４膜（ｌ鴫に選択エッ
チングを施してｎ１形コレクタ場込み領域（りに対応す
るｎ形エピタキシャル層Ｈの表面上の部分Ｋ ＥＩｉ０
３膜（１８ａ）を下敷とする８１３Ｎ４膜（１９ａ）を
残すとともにｎ形ポリ８１層Ｑｆｉの表面上に８１０１
１１［（１８ｂ）を下敷とする８１３Ｎ４膜（１９１）
）を−す。次に、第２図（ｙ） Ｋ示すように、８１０
２１［（１８ａ）および８１３１１１４膜（１９ａ）、
並びに８１０２膜（１８１））および８１３Ｎ４膜（１
９ｂ）をマスクにして、ｎ形エピタキシャル層０＠ヲエ
ッチングし、更にホウ素（購イオン管注入してｐ形８１
基板１１＋の主面ｓＫｐ＋チャネルカット領域（８）を
形成し、しかるのち５ｔｏ２１１ （１８ａ）および５
１１３Ｎ４膜（１９ａ）、並び１ｃ８１０２膜（１８ｂ
）および８１９１４４ ｍ（１９ｂ）をマスクとする選
択酸化を行い、５ｔｏ２膜からなる誘電体分離領域（９
）を形成する０このとき、ｎ十形コレクタ埋込み領域（
り上に残るｎ形エピタキシャル層ｏｆ４の部分がｎ形コ
レクタ領域（３）になる０次に１第２図（Ｇ） Ｋ示す
ように、ｎ形コレクタ領域（３）の表面上から８１０２
ｊｌＩ （１８ａ）および５ｔ３Ｎ４展（１９ａ）を
除去するとともにｎ形ポリＳ１層（ｌηの表面上から８
１０２膜（１８ｂ）および８１３Ｍ４ ｇ （１９′ｂ
）を除去し、ｎ形コレクタ領域（３）の表面部のｐ形ベ
ース領域を形成すべ色領域上およびｎ形ポリ８１層０？
’ｌの表面上にそれぞれ窓（２０ａ）および窓（２０ｂ
）を有しその他の全表面を覆うレジスト膜体υを形成し
、このレジスト族＠１）をマスク圧してｎ形コレクタ領
域（３）の表面部およびｎ形ポリ８１層帥の表面部にそ
れぞれＢイオンを選択的に注入してＢイオン注入７１１
（２２ａ）およびＢイオン注入層（２２ｂ）を形成す
る。しかるのち、第２図（６）Ｋ示すように、レジスト
膜＠１を除去し、化学的気相蒸着（ｃｖｎ）法によって
、Ｂイオン注入層（２２ａ）および（ｊ？！ｂ）、 ｎ
形コレクタ像域（３）、並びに誘電体分離領域（９）の
各表面上にわ九って８１０２膜骸管形成し、しかるのち
Ｂイオン注入層（２２ａ）並びにＢイオン注入層（ｇｇ
’ｂ）をそれぞれｎ形コレクタ領域（３）並びにｎ形ポ
リｓ１層（ｌηおよびポリ８１薄層＋１１へドライブ拡
散して、ｎ形コレクタ領域（３）の表面部にｐ形ベース
領域（３）を形成すると同時にｎ形ポリＳ１層（ｌηお
よびポリＢｉ薄層０＠をｐ形ポリｓ１層（財）にする。
このとき、ｎ形ポリ８１層０ηおよびポリ８１薄層（Ｉ
＠では、Ｂの拡散速度がｎ形コレクタ領域（３）での拡
散速度比べて大色いので、ｎ形ポリ８１層９７１および
ポ１Ｊ８１薄層輛をｐ形ポリＳ１層（財）にしてこのｐ
形ポリ８１層（財）をｐ形Ｂ１基板１１１の第１の主面
に接続させることかで龜る。次いで、第２図（１） Ｋ
示すように、 ｐ形ペース領域（４）の表面のｎ＋形エ
ミッタ領域を形成すべき領域以外の部分の一部上、ｐ形
ポリ８１Ｎ１（２４１の表面の一部上、ｐ形ベース領域
（４）の表面のｎ形エミッタ領域を形成すべき領域上、
およびｎ形コレクタ領域（３）の表面のｐ形ベース領域
（４）の形成領域以外の部分の一部上の８１０２膜＠に
それぞれ開口部（ｚ５ａ）＋開口部（２＋５ｂ） 、開
口部（２５０）および開口部（２１５＋１）を形成し、
開口部（２１Ｓａ）および開口部（２５ｂ）にこれらの
開口部（２５ａ）および（２５ｂ）をそれぞれ閉鎖する
レジスト膜（２６ａ）およびレジスト膜（２６ｔ＋）を
設けて、開口部（２５ｃ）および開口部（２５ｄ）を通
してｐ形ペース領域（４）の表面部およびｎ形コレクタ
領域（３）の表面部にム８イオンを注入してｎ”形エミ
ッタ領域（６１およびｎ＋形コレクタ電極接続領域（６
）を同時に形成する。しかるのち、第２図（Ｊ）に示す
ように、レジスト膜（２６ａ）およびレジスト膜（２６
ｂ）を除去してアニール処理を行ったのち、開口部（２
５ａ）、開口＊ （２５ｂ）ｅ開口部（２５ｃ）および
開口部（２ａａ） ｆ通してｐ形ベース領域（４）。
＠では、Ｂの拡散速度がｎ形コレクタ領域（３）での拡
散速度比べて大色いので、ｎ形ポリ８１層９７１および
ポ１Ｊ８１薄層輛をｐ形ポリＳ１層（財）にしてこのｐ
形ポリ８１層（財）をｐ形Ｂ１基板１１１の第１の主面
に接続させることかで龜る。次いで、第２図（１） Ｋ
示すように、 ｐ形ペース領域（４）の表面のｎ＋形エ
ミッタ領域を形成すべき領域以外の部分の一部上、ｐ形
ポリ８１Ｎ１（２４１の表面の一部上、ｐ形ベース領域
（４）の表面のｎ形エミッタ領域を形成すべき領域上、
およびｎ形コレクタ領域（３）の表面のｐ形ベース領域
（４）の形成領域以外の部分の一部上の８１０２膜＠に
それぞれ開口部（ｚ５ａ）＋開口部（２＋５ｂ） 、開
口部（２５０）および開口部（２１５＋１）を形成し、
開口部（２１Ｓａ）および開口部（２５ｂ）にこれらの
開口部（２５ａ）および（２５ｂ）をそれぞれ閉鎖する
レジスト膜（２６ａ）およびレジスト膜（２６ｔ＋）を
設けて、開口部（２５ｃ）および開口部（２５ｄ）を通
してｐ形ペース領域（４）の表面部およびｎ形コレクタ
領域（３）の表面部にム８イオンを注入してｎ”形エミ
ッタ領域（６１およびｎ＋形コレクタ電極接続領域（６
）を同時に形成する。しかるのち、第２図（Ｊ）に示す
ように、レジスト膜（２６ａ）およびレジスト膜（２６
ｂ）を除去してアニール処理を行ったのち、開口部（２
５ａ）、開口＊ （２５ｂ）ｅ開口部（２５ｃ）および
開口部（２ａａ） ｆ通してｐ形ベース領域（４）。
ｐ形ポリ８１層（２４１，ｎ＋形エミッタ領域（６）お
よびｎ＋形コレクタ電極接続領域（６）Ｋそれぞれ接続
されたペース電極配線（２７ａ）、基板電極配線（２）
ｂ）＋エミッタ電極配！！（２）Ｃ）およびコレクタ電
極配線（２）ｄ）を形成すると、この実施例の誘電体分
離構造のＩＣが得られる。
よびｎ＋形コレクタ電極接続領域（６）Ｋそれぞれ接続
されたペース電極配線（２７ａ）、基板電極配線（２）
ｂ）＋エミッタ電極配！！（２）Ｃ）およびコレクタ電
極配線（２）ｄ）を形成すると、この実施例の誘電体分
離構造のＩＣが得られる。
このように、構成されたこの実施例では、誘電体分離領
域（９）内にｐ形８１基板（１１の第１の主面に接続さ
れたｐ形ボＩＪ ８１層（財）を設けたので、ｐ形８１
基板（りの電位’ｔｐ形８１基板（１１の両生面側から
供給することが可能となり、ｐ形８１基板＋１１の第２
の主面を絶縁物の表面上に固定したり、フリップチップ
のようにｐ形８１基板（１１の第２の主面を気体にさら
したりする場合においてもｐ形Ｓ１基板（１１に電位を
供給することができる。
域（９）内にｐ形８１基板（１１の第１の主面に接続さ
れたｐ形ボＩＪ ８１層（財）を設けたので、ｐ形８１
基板（りの電位’ｔｐ形８１基板（１１の両生面側から
供給することが可能となり、ｐ形８１基板＋１１の第２
の主面を絶縁物の表面上に固定したり、フリップチップ
のようにｐ形８１基板（１１の第２の主面を気体にさら
したりする場合においてもｐ形Ｓ１基板（１１に電位を
供給することができる。
この実施例では、ｐ形ベース領域（４）の形成時に同時
Ｋｐ形ボＩＪ８１層（財）を形成する場合について述べ
九が、ｐ形ベース領域（４）の形成とｐ形ポリ８１層（
財）の形成とを別々に行うようＫしてもよい。この場合
には、ｐ形ベース領域（４）の不純物濃Ｉｌｌ：ＶＣ無
関係にｐ形ポリＢ１層（財）の不純物濃度を選択するこ
とができ、ｐ形ポリＢ１層四４Ｊを高不純物濃度にして
このｐ形ポ１７８１層（財）の抵抗を小さくすることが
できる０ なお、これまで、誘電体分離領域に取り囲まれた半導体
領域内にｎｐｎ）ランジスタ管形成する場合を例にとり
述べたが、この発明はこれに限らず、ｐｎｐ）ランジス
タなどのその他の半導体素子を形成する場合にも適用す
ることができる。
Ｋｐ形ボＩＪ８１層（財）を形成する場合について述べ
九が、ｐ形ベース領域（４）の形成とｐ形ポリ８１層（
財）の形成とを別々に行うようＫしてもよい。この場合
には、ｐ形ベース領域（４）の不純物濃Ｉｌｌ：ＶＣ無
関係にｐ形ポリＢ１層（財）の不純物濃度を選択するこ
とができ、ｐ形ポリＢ１層四４Ｊを高不純物濃度にして
このｐ形ポ１７８１層（財）の抵抗を小さくすることが
できる０ なお、これまで、誘電体分離領域に取り囲まれた半導体
領域内にｎｐｎ）ランジスタ管形成する場合を例にとり
述べたが、この発明はこれに限らず、ｐｎｐ）ランジス
タなどのその他の半導体素子を形成する場合にも適用す
ることができる。
以上、説明したように１この発明の誘電体分離構造の工
０およびその製造方法では、半導体基板の一方の主面上
に半導体素子形成領域を取り囲んで設けられた誘電体分
離領域内の所要部分にその表面から上記半導体基板に達
するように上記半導体基板と同−伝導形の多結晶半導体
層を形成するので、上記半導体基板の両生面側から基板
電位管
０およびその製造方法では、半導体基板の一方の主面上
に半導体素子形成領域を取り囲んで設けられた誘電体分
離領域内の所要部分にその表面から上記半導体基板に達
するように上記半導体基板と同−伝導形の多結晶半導体
層を形成するので、上記半導体基板の両生面側から基板
電位管
第１図は従来の誘電体分離構造の工０の一例の要部を示
す断面図、ｊｉｇ２図（４）〜（Ｊ）Ｆｌこの発明の一
実施例の製造各段階の状態を示す断面図である。 図において、＋ｔｔｈｐ形８１基板（第１伝導形の半導
体基板）、（９１は誘電体分離領域、（１６）は多結晶
Ｓｉ薄層（多結晶半導体層７１）、（ｌφはｎ形エピタ
キシャル成長８１１ｆＩＩ（第２伝導形のエピタキシャ
ル成長手導体ｍ）、０７）はｎ形多結晶Ｂ１層（ｊＩ＄
！伝導形の多結晶半導体層）、（１８ａ）および（１日
ｂ）は８１０２ｍ！ （耐酸化性絶縁膜）、（１９ａ）
および（１９ｂ）は８１３Ｎ４膜（耐酸化性絶縁膜）、
（２）はｐ形多結晶ｓ１層（第１伝導形の多結晶半導体
層）、（２７ｂ）は基板電極配線である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。 代理人 葛 野 信 −（外ユ名） 第１図 第２図 Ｉｔ ／第２図 Ｚ ／第２図 第２図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭〃−シーρ／！２、発明
の名称 誘電体分離構造の半導体集積ｉａｎ装置およびそＯ製造
方法 ３、補正をする者 事件との関係 特許出願人 ６、補正の対象 ６、補正の内容 （１）図中、第１図を別紙のとおり訂正する。 （２）明細書をつぎのとおり訂正する。 （−ジ１ 行 訂 正 １１１１
訂 正 後ｊ−”−” ”−” −”
−” ’ −−−８１１ｎ＋形コレク
ｎ＋形コレクタ領６ ｔ ５ｉ（ｈ膜
（ロ）に ＳｉＯ雪膜輔に８ １７ Ｐ形
ベース領域（３）Ｐ形べ一？領域（４）９１ １ 散速
度が 散弾数がｅ’ ｌ ｌ拡散速
度比べて 拡散係数に比べて９ ｊ １ト２
０ｉｎ＋コレクタ電極接続領□ ｎ＋コレクタ領域（６
）１ ｉ域（６） ・ １ １０ ６ ゛コレクタ電極接続領域（６） コレク
タ領域（６）１２ ｉ １２ｓ＋ｏ、膜（耐酸化性
絶縁１ＳＩＯｓ膜（下敷酸化膜）、１１膜）、
１ １ １１ １ １１ ： 手続補正書（−一） 特許庁長官殿 １、事件の表示 特願昭Ｓツー１１４０λ勺３、
補正をする者 ６、 補正の対象 明細書の発明の詳細な説明の― ６、 補正の内容 （１） 明細書の第８頁第１７行ＫｒＰ形ベース領域
（４）」とあるのを「ｐ形ペース領域（４）」と訂正す
る０ （２） 同、第９頁第１９行〜第２０行に「ｎ＋コレ
クタ領域（６）」とあるのを「♂形コレクタ領域（６）
」と訂正する。 以上 （２）
す断面図、ｊｉｇ２図（４）〜（Ｊ）Ｆｌこの発明の一
実施例の製造各段階の状態を示す断面図である。 図において、＋ｔｔｈｐ形８１基板（第１伝導形の半導
体基板）、（９１は誘電体分離領域、（１６）は多結晶
Ｓｉ薄層（多結晶半導体層７１）、（ｌφはｎ形エピタ
キシャル成長８１１ｆＩＩ（第２伝導形のエピタキシャ
ル成長手導体ｍ）、０７）はｎ形多結晶Ｂ１層（ｊＩ＄
！伝導形の多結晶半導体層）、（１８ａ）および（１日
ｂ）は８１０２ｍ！ （耐酸化性絶縁膜）、（１９ａ）
および（１９ｂ）は８１３Ｎ４膜（耐酸化性絶縁膜）、
（２）はｐ形多結晶ｓ１層（第１伝導形の多結晶半導体
層）、（２７ｂ）は基板電極配線である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。 代理人 葛 野 信 −（外ユ名） 第１図 第２図 Ｉｔ ／第２図 Ｚ ／第２図 第２図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭〃−シーρ／！２、発明
の名称 誘電体分離構造の半導体集積ｉａｎ装置およびそＯ製造
方法 ３、補正をする者 事件との関係 特許出願人 ６、補正の対象 ６、補正の内容 （１）図中、第１図を別紙のとおり訂正する。 （２）明細書をつぎのとおり訂正する。 （−ジ１ 行 訂 正 １１１１
訂 正 後ｊ−”−” ”−” −”
−” ’ −−−８１１ｎ＋形コレク
ｎ＋形コレクタ領６ ｔ ５ｉ（ｈ膜
（ロ）に ＳｉＯ雪膜輔に８ １７ Ｐ形
ベース領域（３）Ｐ形べ一？領域（４）９１ １ 散速
度が 散弾数がｅ’ ｌ ｌ拡散速
度比べて 拡散係数に比べて９ ｊ １ト２
０ｉｎ＋コレクタ電極接続領□ ｎ＋コレクタ領域（６
）１ ｉ域（６） ・ １ １０ ６ ゛コレクタ電極接続領域（６） コレク
タ領域（６）１２ ｉ １２ｓ＋ｏ、膜（耐酸化性
絶縁１ＳＩＯｓ膜（下敷酸化膜）、１１膜）、
１ １ １１ １ １１ ： 手続補正書（−一） 特許庁長官殿 １、事件の表示 特願昭Ｓツー１１４０λ勺３、
補正をする者 ６、 補正の対象 明細書の発明の詳細な説明の― ６、 補正の内容 （１） 明細書の第８頁第１７行ＫｒＰ形ベース領域
（４）」とあるのを「ｐ形ペース領域（４）」と訂正す
る０ （２） 同、第９頁第１９行〜第２０行に「ｎ＋コレ
クタ領域（６）」とあるのを「♂形コレクタ領域（６）
」と訂正する。 以上 （２）
Claims (1)
- 【特許請求の範囲】 ＋１１ 第１伝導形の半導体基板と、この半導体基板
の一方の主面上に成長させ九第２伝導形のエピタキシャ
ル成長半導体層と、このエピタキシャル成長半導体層内
の半導体素子形成領域を取り囲んでその表面から上記半
導体基板に達するように形成され九誘電体分離領域とを
有するものにおいて、上記誘電体分離領域内の所要部分
にその表面から上記半導体基板に達するように第１伝導
形の多結晶半導体層を設けたことを特徴とする誘電体分
離構造の半導体集積回路装置。 （２）第１伝導形の多結晶半導体層の表面に基板電極配
線を設けたことを特徴とする特許請求の範囲第１項記載
の誘電体分離構造の半導体集積回路装置。 （３）第１伝導形の半導体基板の一方の主面上の半導体
素子形成領域から所定距離はなれた部分に多結晶半導体
薄層を形成する第１の工程、上記多結晶半導体薄層の表
面上および上記半導体基板の上記主面上にわたって第２
伝導形のエピタキシャル成長半導体層を成長させ上記多
結晶半導体薄層上の上記エピタキシャル成長半導体層の
部分を第２伝導形の多結晶半導体層にする第２の工程、
上記エピタキシャル成長半導体層の上記半導体素子形成
領域および上記多結晶半導体層の各表面上に耐酸化性絶
縁膜を形成する第３の工程、上記エピタキシャル成長半
導体層に上記耐酸化性絶縁膜をマスクとする選択酸化を
施して誘電体分離領域を形成する第４の工程、並びに上
記耐酸化性絶縁膜を除去して上記多結晶半導体層および
上記多結晶半導体薄層に上記多結晶半導体層の表面から
第１伝導形の不純物を選択的に導入してこれらの層を第
１伝導形の多結晶半導体層にする１ｓ６の工程を備えた
誘電体分離構造の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2640182A JPS58142542A (ja) | 1982-02-18 | 1982-02-18 | 誘電体分離構造の半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2640182A JPS58142542A (ja) | 1982-02-18 | 1982-02-18 | 誘電体分離構造の半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58142542A true JPS58142542A (ja) | 1983-08-24 |
| JPH0258781B2 JPH0258781B2 (ja) | 1990-12-10 |
Family
ID=12192529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2640182A Granted JPS58142542A (ja) | 1982-02-18 | 1982-02-18 | 誘電体分離構造の半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142542A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323335A (ja) * | 1985-09-25 | 1988-01-30 | モノリシツク メモリ−ズ，インコ−ポレイテツド | 半導体装置及びその製造方法 |
| US5877330A (en) * | 1995-06-08 | 1999-03-02 | Nippon Shokubai Co., Ltd. | Vanadium-containing catalysts, process for manufacturing and use of the same |
-
1982
- 1982-02-18 JP JP2640182A patent/JPS58142542A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323335A (ja) * | 1985-09-25 | 1988-01-30 | モノリシツク メモリ−ズ，インコ−ポレイテツド | 半導体装置及びその製造方法 |
| US5877330A (en) * | 1995-06-08 | 1999-03-02 | Nippon Shokubai Co., Ltd. | Vanadium-containing catalysts, process for manufacturing and use of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258781B2 (ja) | 1990-12-10 |
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