JPH08321558A

JPH08321558A - 半導体装置

Info

Publication number: JPH08321558A
Application number: JP7126744A
Authority: JP
Inventors: Isamu Yunoki; 勇柚木; Mitsuhiko Goto; 光彦後藤
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1995-05-25
Filing date: 1995-05-25
Publication date: 1996-12-03

Abstract

(57)【要約】【目的】動作速度の低下を招くことなく、また素子の
微細化に影響のないラッチアップ対策を行った半導体装
置を提供する。【構成】半導体基板１内に、ｐウェル２と、ｎウェル
３とを有し、該ｐウェルにｎチャネルＭＯＳＦＥＴが形
成され、該ｎウェルにｐチャネルＭＯＳＦＥＴが形成さ
れている半導体装置において、前記ｐウェル２の底部分
に、前記ｐウェル２の不純物濃度より高濃度のｐ^＋埋め
込み不純物層４と、前記ｎウェル３の底部分に、前記ｎ
ウェル３の不純物濃度より高濃度のｎ^＋埋め込み不純物
層５と、を有することを特徴とする半導体装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
にＣＭＯＳ半導体装置に関する。

【０００２】

【従来の技術】ＣＭＯＳ半導体装置は、インバータを基
本とする論理回路やメモリーなど多くの集積回路に用い
られている半導体装置である。

【０００３】図４は、近年多くの集積回路に見られるダ
ブルウェル（ツインウェルとも称する）ＣＭＯＳ構造の
一例を示す断面図である。このＣＭＯＳ半導体装置は、
図示するように、ｎ型（またはｐ型）のシリコン基板１
中に、ｐウェル２とｎウェル３を形成し、ｐウェル２内
にソース領域６、ドレイン領域７およびゲート絶縁膜５
０を介して設けられているゲート電極８よりなるｎチャ
ネルＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴ
と称する）が、ｎウェル３内にソース領域９、ドレイン
領域１０およびゲート絶縁膜５０を介して設けられてい
るゲート電極１１よりなるｐチャネルＭＯＳＦＥＴが形
成され、各ソースおよびドレインには、層間絶縁膜３１
によって基板面と絶縁され、かつ各領域にコンタクトし
ているソース電極２２および２３と、同様にドレイン電
極２５と、素子分離用のフィールド酸化膜３０が形成さ
れている。各ウェルには、ウェルの電位を固定するため
にウェルコンタクト領域２０および２１が設けられてい
る。なお、通常は、パシベーション膜が最上層に形成さ
れているが、図示する場合には省略した。

【０００４】ＣＭＯＳ半導体装置は、図示したようなダ
ブルウェルのものばかりではなく、ｎ型基板にｐウェル
を形成したものや、逆にｐ型基板にｎウェルを形成した
ものなど（ダブルウェルに対して）シングルウェルのも
のもある。

【０００５】このＣＭＯＳ半導体装置における問題点の
一つとして、ラッチアップがある。ラッチアップは、Ｃ
ＭＯＳ構造に寄生的に存在している２つのバイポーラト
ランジスタが、ｐｎｐｎサイリスタとしてオン状態とな
り、このために異常電流が流れて、回路の誤動作や、悪
くするとその素子の破壊が生じるものである。

【０００６】図５はＣＭＯＳ半導体装置の等価回路であ
る。ここで、出力端子に接続されたｎ^＋ドレイン７から
雑音電流などが流入すると、ｎ^＋ソース６をエミッタと
した寄生ｎｐｎトランジスタがオンし、また、出力端子
にアンダーシュートが発生するとｎ^＋ドレイン７をエミ
ッタとした寄生ｎｐｎトランジスタがオンする。これら
を誘因として、寄生ｎｐｎトランジスタＴ1 がオンし
て、ＶｄｄからＶｓｓ端子に電流が流れる。その結果、
ｎウェルの抵抗Ｒｂｐ（寄生ｐｎｐトランジスタＴ2 の
ベース抵抗）によって、寄生ｐｎｐトランジスタＴ2 の
ベース電圧が低下し、Ｔ2 がオンする。このときＴ2 を
介してＴ1 ベース電流が流れＴ1 をより深いオン状態に
する。その結果、Ｔ1 とＴ2 とからなるループに正帰還
がかかってｐｎｐｎサイリスタが低抵抗状態（オン）と
なり、雑音電流がなくなっても電源端子間に定常的な大
電流が流れる。これがラッチアップである。

【０００７】このようなラッチアップの防止策として
は、寄生バイポーラトランジスタの電流増幅率をさげ
る。また、寄生バイポーラトランジスタのベース抵抗を
下げることが行われている。具体的には、電流増幅率を
下げるために、ｐウェル中のｐ^＋拡散層とｎ^＋拡散層と
の間の距離やｎウェル中のｎ^＋拡散層とｐ^＋拡散層との
間の距離（図５中のｄ）を大きくしたり、寄生バイポー
ラトランジスタのベース抵抗を下げる、すなわちウェル
内の抵抗を下げるためにウェルの不純物濃度を高くした
り、また、ガードバンドを設けることが行われている。

【０００８】

【発明が解決しようとする課題】しかし、ｐウェル中の
ｐ^＋拡散層とｎ^＋拡散層との間の距離やｎウェル中のｎ
^＋拡散層とｐ^＋拡散層との間の距離ｄを大きくすると、
素子の集積化の妨げとなるため、多くの場合、ガードバ
ンドを設けたり、ウェルの不純物濃度を高くすることに
より、ウェル抵抗を下げることによってラッチアップ対
策を行っている。

【０００９】ガードバンドを設ける場合には、各素子の
周辺にガードバンドのための拡散層や配線が必要となる
ので、配線が複雑となり、好ましいことではない。

【００１０】一方、ウェルの不純物濃度を上げること
は、プロセスや、パターン設計上、微細化にとってそれ
程大きな影響がないので、ラッチアップ対策としては比
較的容易に行われている。しかしながら、ウェルの抵抗
を下げると、ソース・ドレイン領域とウェルとのｐｎ接
合による寄生容量が大きくなり、この寄生容量は、トラ
ンジスタ周辺に生じる寄生容量の中でも最も動作速度に
影響を与えるので、ウェル抵抗を余り下げると動作速度
の低下をきたすという問題がある。

【００１１】そこで本発明の目的は、動作速度の低下を
招くことなく、また素子の微細化に悪影響のないラッチ
アップ対策を行った半導体装置を提供することである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
の本発明は、半導体基板内に、ｐウェルと、ｎウェルと
を有し、該ｐウェルにｎチャネルＭＯＳ電界効果トラン
ジスタが形成され、該ｎウェルにｐチャネルＭＯＳ電界
効果トランジスタが形成されている半導体装置におい
て、前記ｐウェルおよびｎウェルのうち、少なくとも一
方のウェルに、前記ＭＯＳ電界効果トランジスタのゲー
ト酸化膜から０．５μｍ以上の深さに、ウェルと同じ導
電型で、かつウェルの不純物濃度よりも高濃度の埋め込
み不純物層を有することを特徴とする半導体装置であ
る。

【００１３】本発明の半導体装置においては、前記埋め
込み不純物層がｐ型であり、その最大不純物濃度が前記
ｐウェルの１５倍以上であることを特徴とする。

【００１４】また、本発明の半導体装置においては、前
記埋め込み不純物層がｎ型であり、その最大不純物濃度
が前記ｎウェルの１３倍以上であることを特徴とする

【００１５】

【作用】上述のように構成された本発明は、ウェルの底
部分に、そのウェルより高濃度の埋め込み不純物層を設
けることで、ウェルの横方向の抵抗が低下する。ＣＭＯ
Ｓ半導体装置に寄生するバイポーラトランジスタのベー
ス抵抗は、このウェル内の横方向の抵抗によってほぼ決
まるので、ラッチアップ対策としては、ウェル内の横方
向の抵抗値を低下させれば十分その効果がある。このた
め、本発明では、ウェル本体は高抵抗でもよく、すなわ
ち不純物濃度を余り高くする必要がなくなるので、ソー
ス・ドレインとウェルとのｐｎ接合による寄生容量を小
さくすることができ、半導体装置の動作速度が向上す
る。

【００１６】本発明において、この埋め込み不純物層の
濃度は、ｐ^＋埋め込み不純物層についてはｐウェルの不
純物濃度の１５倍以上、ｎ^＋埋め込み不純物層について
はｎウェルの不純物濃度の１３倍以上が好ましい。上記
倍率未満の場合には、ウェルの横方向の抵抗値は埋め込
み不純物層が存在しない場合の横方向の抵抗値の１／３
以下に下がらないので、ラッチアップ抑制の効果が小さ
いため好ましくない。一方、原理的には埋め込み不純物
層の濃度に上限はなく、高濃度であればあるほどラッチ
アップの抑制効果は大きい。しかし、現在の半導体素子
製造技術では、埋め込み不純物層はイオン注入により形
成するよりほかに方法が無く、埋め込み不純物層の濃度
を増すために注入量を増やせば、同時に埋め込み不純物
層の厚さが増し、ついにはチャネル領域の濃度が増し
て、本発明の効果が失われることとなってしまう。そこ
で、埋め込み不純物層の不純物濃度の上限は、ｐウェル
およびｎウェルのそれぞれ１００倍以下とするのが好ま
しい。

【００１７】また、この埋め込み不純物層のピーク濃度
深さは、形成するＭＯＳ電界効果トランジスタのゲート
酸化膜から０．５μｍ以上とし、各ウェルの底部分から
離れない程度とする。これは、０．５μｍ未満である
と、通常のウェル底部分の深さより浅く、ウェル本体内
に埋め込み不純物層が形成されていしまい、本発明によ
るウェル濃度の低減化ができなくなる。一方、ウェルの
底から離れて深くした場合には、ウェル本体から埋め込
み不純物層が離れてしまうので、ウェルの横方向の抵抗
値を下げるのに役立たなくなる。

【００１８】なお、本発明において、基板の導電型は特
に規定されるものではなく、ｎ型でもｐ型でもどちらで
もよい。

【００１９】

【実施例】以下、添付した図面を参照して、本発明の一
実施例を説明する。なお、従来図（図４）と同一機能の
部分には同一の付号を付しその説明を省略した。

【００２０】図１は、本発明を適用したＣＭＯＳ半導体
装置の断面図である。この半導体装置は、ｐ型のシリコ
ン基板１に、最大不純物濃度５×１０¹⁶原子個／ｃ
ｍ³、濃度が半減する深さ約１．８μｍのｐウェルと、
最大不純物濃度５×１０¹⁶原子個／ｃｍ³、濃度が半減
する深さ約１．５μｍのｎウェルが形成されており、ｐ
ウェルに最大不純物濃度１×１０¹⁸原子個／ｃｍ³、ピ
ーク濃度深さ０．５μｍのｐ^＋埋め込み不純物層と、ｎ
ウェルに最大不純物濃度８．７×１０¹⁷原子個／ｃ
ｍ³、ピーク濃度深さ０．５μｍのｎ^＋埋め込み不純物
層が形成されている。そして、ｐウェルには、ｎ^＋のソ
ース領域６とドレイン領域７、およびゲート絶縁膜５０
を介して設けられているゲート電極８よりなるｎチャネ
ルＭＯＳＦＥＴが形成され、ｎウェルには、ｐ^＋のソー
ス領域９とドレイン領域１０、およびゲート絶縁膜５０
を介して設けられているゲート電極１１よりなるｐチャ
ネルＭＯＳＦＥＴが形成され、それぞれのウェルには、
ウェルコンタクト領域として、ｐ^＋層２０およびｎ^＋層
２１が形成されている。

【００２１】このように、各ウェルには、そのウェルよ
り高濃度のｐ^＋埋め込み不純物層４およびｎ^＋埋め込み
不純物層５を設けたことで、ウェルの横方向の抵抗値
が、埋め込み不純物層を形成しない場合と比較して、ｐ
ウェルでは２９％程度、ｎウェルでは３０％程度とな
る。このため、寄生バイポーラトランジスタのベース抵
抗が低下して、ラッチアップを抑制できる。

【００２２】なお、図示する場合には、ソース・ドレイ
ン電極や層間絶縁膜などについては、従来と同様であり
省略した。

【００２３】次に、この半導体装置の製造方法について
その一例を説明する。

【００２４】まず、通常のＣＭＯＳ半導体装置の製造プ
ロセスにしたがって、シリコン基板上の洗浄処理が行わ
れる（このとき、単なる洗浄処理の他に、薄い熱酸化膜
を形成し、これを除去するなどの方法が採られることが
ある）。

【００２５】ついで、ウェルおよび素子分離領域の形成
が行われる。

【００２６】そして、ｐおよびｎＭＯＳ電界効果トラン
ジスタのしきい値調整のために、イオン注入が行われる
が、このとき、しきい値調整用のイオン注入後（または
しきい値調整用のイオン注入前）に、各ウェルの底部に
形成する高濃度のｐ^＋埋め込み不純物層４およびｎ^＋埋
め込み不純物層５のためのイオン注入も行う。本実施例
の場合には、そのピーク濃度の位置を前記のような深
さ、すなわち０．５μｍ程度とするために、ｐ^＋埋め込
み不純物層４に対しては、加速電圧２００ｋｅｖ、ドー
ズ量３×１０¹³でホウ素Ｂ^＋を注入し、また、ｎ^＋埋め
込み不純物層５に対しては、加速電圧３７０ｋｅｖ、ド
ーズ量３×１０¹³でリンＰ^＋を注入する。

【００２７】次に、通常のプロセスに従い、ゲート絶縁
膜やゲート電極などの形成、およびソース・ドレイン領
域の形成後、層間絶縁膜や配線などの形成を行うことに
より、本実施例のＣＭＯＳ半導体装置が出来上がる。な
お、埋め込み不純物層４および５の活性化は、特に行う
必要はなく、これらの過程で行われる。

【００２８】本実施例の半導体装置においては、イオン
注入の深さやドーズ量が変わると、ウェルの横方向の抵
抗値が変わる。その様子を図２および図３に示した。図
２はｎウェルの場合であり、図３はｐウェルの場合であ
る。図中ｒａｔｉｏは、ウェルの横方向の抵抗値の改善
の程度を表す数値で、例えばｒａｔｉｏ＝３という線
は、ウェルの横方向が従来の半導体装置における抵抗値
の３分の１になっているを表している。したがって、ｒ
ａｔｉｏの値が大きいほど本発明の効果が大きいことを
示す。この図２および図３を用いることで、イオン注入
の深さやドーズ量を変えることで、ウェルの横方向の抵
抗値を所望の値にする子とができる。

【００２９】このように、本発明を実施するためには、
高濃度のｐ^＋およびｎ^＋埋め込み不純物層のための新た
なマスクの製作は不要であり、従来のプロセスに対し
て、しきい値調整のときに、イオン注入の量および加速
度を適宜に調整または追加するのみでよいため、容易に
製造することができる。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
ＦＥＴが形成されるウェル本体の不純物濃度を高くする
ことなく、ウェルの横方向の抵抗値を下げて、ラッチア
ップ対策を行っているので、ウェルとソース・ドレイン
とのｐｎ接合による寄生容量を低下させることができ、
高速動作が可能となる。また、ガードバンドなどが不要
であるので、素子の集積化も向上させることができる。

【００３１】さらに、本発明では、ウェルの底部分にそ
のウェルと同じ導電型の埋め込み不純物層を設けたの
で、その製造には新たなマスクの製作などが不要であ
り、従来のプロセスを大きく変更することなく、容易に
製造することが可能である。

【図面の簡単な説明】

【図１】本発明を適用したＣＭＯＳ半導体装置の断面
図である。

【図２】本発明を適用したＣＭＯＳ半導体装置の効果
を表す図面である。

【図３】本発明を適用したＣＭＯＳ半導体装置の効果
を表す他の図面である。

【図４】従来のＣＭＯＳ半導体装置の断面図である。

【図５】従来のＣＭＯＳ半導体装置の等価回路図であ
る。

【符号の説明】

１…シリコン基板、２…ｐウェル、３…ｎウェ
ル、４…ｐ^＋埋め込み不純物層、５…ｎ^＋
埋め込み不純物層、６，９…ソース領域、７，１０…ド
レイン領域、８，１１…ゲート電極。

Claims

【特許請求の範囲】

【請求項１】半導体基板内に、ｐウェルと、ｎウェル
とを有し、該ｐウェルにｎチャネルＭＯＳ電界効果トラ
ンジスタが形成され、該ｎウェルにｐチャネルＭＯＳ電
界効果トランジスタが形成されている半導体装置におい
て、前記ｐウェルおよびｎウェルのうち、少なくとも一方の
ウェルに、前記ＭＯＳ電界効果トランジスタのゲート酸
化膜から０．５μｍ以上の深さに、ウェルと同じ導電型
で、かつウェルの不純物濃度よりも高濃度の埋め込み不
純物層を有することを特徴とする半導体装置。
【請求項２】前記埋め込み不純物層がｐ型であり、そ
の最大不純物濃度が前記ｐウェルの１５倍以上であるこ
とを特徴とする請求項１記載の半導体装置。
【請求項３】前記埋め込み不純物層がｎ型であり、そ
の最大不純物濃度が前記ｎウェルの１３倍以上であるこ
とを特徴とする請求項１または請求項２記載の半導体装
置。