TW202029499A - 電晶體元件 - Google Patents
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Abstract
一種半導體元件包括一基底，該基底是第一導電型。第二導電型的埋入層形成在該基底中的表層區域。該第二導電型的該埋入層包含中心區域，多個分離區域由該中心區域向外分佈，及外圍區域在該多個分離區域的外圍。磊晶層形成在該基底上。該第一導電型的高電壓井區形成在該磊晶層中。該第一導電型的金氧半導體電晶體形成在該高電壓井區上。該第二導電型的該埋入層的該中心區域是在該金氧半導體電晶體的汲極區域的下方。
Description
本發明是有關於一種半導體製造技術，且特別是有關於電晶體元件的結構。
提高能源效率越來越被重視。在因應市場變化，具有更高性能且符合經濟效益的高電壓積體電路 (high-voltage integrated circuit, HVIC) 晶片已逐漸被採用。半導體的積體電路會包含操作在高電壓的高電壓電晶體。
高電壓電晶體會操作於高電壓，但是如果高電壓電晶體的崩潰電壓(breakdown voltage)不足夠高時，其例如低於120v的崩潰電壓，則此高電壓電晶體仍無法有效操作在更大的高電壓電範圍。高電壓電晶體一般例如會以P導電型的金氧半導體(metal-oxide-semiconductor, MOS)電晶體來設計。
如何增加高電壓電晶體的崩潰電壓是設計電晶體結構所需要考慮的議題之一。
本發明提供一種電晶體元件的結構，可以提升電晶體的崩潰電壓，電晶體元件可以有效操作在高電壓範圍，例如高於120V或是更高的電壓範圍。
於一實施例，本發明的一種電晶體元件，包括一基底，該基底是第一導電型。第二導電型的埋入層設置在該基底中的表層區域。該第二導電型的該埋入層包含:中心區域；多個分離區域，由該中心區域向外分佈; 以及外圍區域，在該多個分離區域的外圍。一磊晶層形成在該基底上。該第一導電型的一高電壓井區設置在該磊晶層中。該第一導電型的一金氧半導體電晶體形成在該高電壓井區上。該第二導電型的該埋入層的該中心區域是在該金氧半導體電晶體的汲極區域的下方。
於一實施例，在所述的電晶體元件中，該多個分離區域是分離區塊或是分離環狀區塊。
於一實施例，在所述的電晶體元件中，該第二導電型的該埋入層的該多個分離區域的寬度，在由該中心區域向該金氧半導體電晶體的源極區域的延伸方向上是相同。
於一實施例，在所述的電晶體元件中，其中該第二導電型埋入層的該多個分離區域的寬度，在由該中心區域向該金氧半導體電晶體的源極區域的延伸方向上是逐漸增大。
於一實施例，在所述的電晶體元件中，該第二導電型的該埋入層的該多個分離區域是圓環狀。
於一實施例，在所述的電晶體元件中，該第二導電型的該埋入層的該外圍區域是在該金氧半導體電晶體的源極區域的下方。
於一實施例，在所述的電晶體元件中，該第二導電型的該埋入層在該基底構成摻雜擴散區域，該摻雜擴散區域依照摻雜量對應該多個分離區域構成多個摻雜環或是多個摻雜區塊，該多個摻雜環或是該多個摻雜區塊的相鄰二個的連接區域的摻雜量相對該相鄰二個的該摻雜環或是該摻雜區塊的中間區域的摻雜量為低。
於一實施例，在所述的電晶體元件中，其更包含絕緣層，在該磊晶層表面且在該高電壓井區上方，閘極結構在該磊晶層及該絕緣層上以及源極區域在該磊晶層的表層，在該第二導電型的該埋入層的該外圍區域的上方，相對該汲極區域與該源極區域是在該閘極結構的兩邊。
於一實施例，在所述的電晶體元件中，該多個分離區域的寬度小於或等於相鄰二個該分離區域之間的間距。
於一實施例，在所述的電晶體元件中，該多個分離區域的寬度是相鄰二個該分離區域之間的間距的0.4倍到1.0倍之間。
於一實施例，在所述的電晶體元件中，其中該第二導電型的該埋入層在該外圍區域的平均摻雜量大於在該多個分離區域的平均摻雜量。
於一實施例，在所述的電晶體元件中，該第一導電型為P型，該第二導電型為N型
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明是關於第一導電型的高電壓金氧半導體(HVMOS)電晶體的結構，而其崩潰電壓可以藉由第二導電型的埋入層的設計而有效提升，能夠適用於較高電壓的操作範圍。於一實施施例，第一導電型是P型，則第二導電型是N型。又或是於另一實施施例，第一導電型是N型，則第二導電型是P型。
以下舉一些實施例以及用來探究與比較的傳統P導電型的高電壓金氧半導體(HVMOS)電晶體，但是本發明不限於所舉的多個實施例。
以下描述本發明對傳統高電壓電晶體的探究。圖1是一般的一種高電壓電晶體的剖面結構示意圖。參閱圖1，其可以利用矽在絕緣體上(silicon on insulator, SOI)的基底來製造高電壓電晶體。以P導電型的基底100而言，埋入氧化層102形成在基底100上。對於SOI基底的結構，矽材料的磊晶層會形成在埋入氧化層102上，即是SOI基底的結構。高電壓MOS電晶體50所需要的多種摻雜區域可以形成在磊晶層中，其例如包括N型井區104在 埋入氧化層102上。N型井區104包含延伸的N型埋入區域106，形成在埋入氧化層102上。
於此，從製造的製程來看，P型井區108會在N型井區104中通過植入製程而形成。在P型井區108下的N形區域，就構成N型埋入區域106。
接著在N型井區104與P型井區108中還會形成更深濃度的表層摻雜區域，以供施加操作電壓，另外有會在N型井區104與P型井區108上更形成閘極結構(G)114、源極結構(S)110、汲極結構(D)112，以及絕緣結構116等等。
對於高電壓MOS電晶體的結構，其如一般所知的製造技術來完成，本發明不特別限制，其製造流程於此也省略。然而，本發明在探究此一般的高電壓MOS電晶體的結構，經過性能與對應結構的詳細研究，本發明指出其N型埋入區域106是單塊的結構，其崩潰電壓受N型埋入區域106影響，可能無法有效提升。 另外其是SOI的基底，在製造成本上相對也較高。
以下列舉一些實施例，來說明本發明提出的半導體元件的結構，例如在P導電型的高電壓MOS電晶體的應用，可以有效提升崩潰電壓值，而提升電晶體電壓操作範圍。
圖2是依照本發明一實施例，一種高電壓電晶體的剖面結構示意圖。參閱圖2，以P導電型的高電壓MOS電晶體60為例，對於P型基底200，本發明在基底200中的表層，利用植入製程，會形成N型埋入區域202。其後，矽的磊晶層206會形成在基底200上，供後續形成所需要的摻雜區域，例如是高電壓P型井區204。磊晶層206例如是N型，可以提供N型的井區。從另一個觀點，以N型的磊晶層206，高電壓P型井區204是在磊晶層206中利用植入製程來完成。於此實施例，本發明的P型與N型是指半導體特性的不同導電型。就結構上，P型是第一導電型的實施例，N型是第二導電型的實施例。在以下描述，第一導電型是以P型為例，第二導電型是以N型為例。就摻雜的結構，其二者也可以互換。本發明不限於實施例所舉的P型與N型。
在基底200中完成N型埋入區域202的結構後，會先形成磊晶層206。磊晶層206當作MOS電晶體的半導體基底，以完成MOS電晶體的製造。磊晶層206可以先摻雜成N型的磊晶層206。其後在磊晶層206再摻雜形成高電壓P型井區204。此摻雜形成高電壓P型井區204的深度可以延伸到基底200，在N型埋入區域202上。其後可以繼續因應P導電型的高電壓MOS電晶體60的結構，完成各種摻雜區域207、208、210、212、213，其中摻雜區域213是源極區域的一部分，包含P型與N型的重摻雜區域，以P+與N+表示，可以與外部的源極結構(S/B)216連接。摻雜區域210當作汲極區域的一部份，與外部的汲極結構(D)218連接。另外，在高電壓P型井區204上會形成氧化層214，而閘極結構(G)220會形成在磊晶層206且延伸到氧化層214上。因應高電壓的結構，閘極結構(G)220上也可以再形成場板(field plate)結構224。
前述的P導電型的高電壓MOS電晶體60僅是一個實施例，本發明不限於所述結構，可以有不同的變化。高電壓MOS電晶體60的詳細描述以及其它的變化，於此省略。本發明因應高電壓MOS電晶體60的結構，提出N型埋入區域202的結構，以提升高電壓MOS電晶體60的崩潰電壓。
以下更詳細描述N型埋入區域202的結構。本發明的N型埋入區域202在摻雜擴散的處理之前可為塊狀或環狀的摻雜結構。圖3是依照本發明一實施例，一種高電壓電晶體的N型埋入層在基底中的上視結構示意圖。同時參閱圖3，N型埋入區域202包含中心區域202a，也以D標示，代表汲極的位置。中心區域202a例如是圓碟狀，對應電晶體的汲極結構的下方。多個分離區域202b、202c、202d、202d’、…，由中心區域202a向外分佈。外圍區域202e，在多個分離區域202b、202c、202d、202d’的外圍。分離區域202b、202c、202d、202d’的數量依實際需要而定。
於一實施例，這些多個分離區域202b、202c、202d例如是分離區塊或是分離環狀區塊。圖3是以分離環狀區塊為例，其中更例如是分離的圓環狀區塊。然而，本發明的不限於所舉的實施例。
就多個分離區域202b、202c、202d的尺寸，這些分離區域的寬度是相同。於此，寬度是指在剖面結構上，沿著分佈方向上的長度。分佈方向是由汲極到源極的延伸方向。於一實施例， N型埋入層202的多個分離區域202b、202c、202d、202d’的寬度，由中心區域202a向外逐漸增大。
於一實施例，N型埋入層202的多個分離區域202b、202c、202d、202d’是圓環狀，環繞中心區域202a。在於一實施例，N型埋入層202的外圍區域202e是在該P型金氧半導體電晶體的摻雜區域213(源極區域)的下方。於一實施例多個分離區域202b、202c、202d、202d’的寬度小於或等於相鄰二個該分離區域之間的間距。於一實施例，分離區域202b、202c、202d、202d’的寬度例如是相鄰二個該分離區域之間的間距的0.4倍到1.0倍之間，但是本發明不限於此範圍。
N型埋入層202在基底200中，經由植入製程形成後，其在後續實際完成電晶體前會有擴散的過程，N型埋入層202中分離區域會連接成一體，但是摻雜量會降低。圖4是依照本發明一實施例，一種高電壓電晶體的N型埋入層以及其摻雜量擴散分佈結構在基底中的剖面結構示意圖。
參閱圖4，於一實施例，N型埋入層300是在基底200的剖面結構，其經過擴散處理後構成摻雜擴散區域302的剖面結構。於本實施例，分離區域202b、202c、202d、202d’的寬度是以相同為例， 其摻雜擴散區域依照摻雜量對應該多個分離區域構成多個摻雜環或是多個摻雜區塊。多個摻雜環或是多個摻雜區塊的相鄰二個的連接區域的摻雜量相對該相鄰二個的該摻雜環或是該多個摻雜區塊的中間區域的摻雜量為低。也就是，摻雜量區域經過擴散後連接，但是整體的平均摻雜量是降低。
在另一個實施例，N型埋入層304對應圖3的N型埋入層202的分佈，對應分離區域的寬度，由汲極區域D的中心區域向外逐漸增大。如此，經過擴散後，N型埋入層304產生的摻雜擴散區域306，雖然是連接成一體，但是摻雜量分佈更是向汲極區域D逐漸減小。
本發明的N型埋入層202由中心區202a到外圍區域202e是分離的結構。經過擴散後，其整體平均摻雜量會下降，因此可以有效提升電晶體的崩潰顛壓。N型埋入層202可以直接形成於基底200中，不需要採用SOI的基底。
本發明採用分離式的N型埋入層202，經過模擬驗證後，例如崩潰電壓相比對於N型埋入層整體層狀的結構的情形，其可以由大約100V(整體層狀的結構)提升到大約140V(分離結構)以上。
綜上所述，本發明對於P型高電壓MOS電晶體，其所需要的N型埋入層是分離式的結構，而使得在擴散後的摻雜量降低。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視申請專利範圍所界定者為準。
50:高電壓MOS電晶體
60:高電壓MOS電晶體
100:基底
102:埋入氧化層
104:N型井區
106:N型埋入區域
108:P型井區
110:源極結構
112:汲極結構
114:閘極結構
116:絕緣結構
200:基底
202:N型埋入區域
202a:中心區域
202b、202c、202d、202d’:分離區域
202e:外圍區域
204:高電壓P型井區
206:磊晶層
207、208、210、212、213:摻雜區域
214:氧化層
216:源極結構
218:汲極結構
220:閘極結構
224:場板結構
300、304:N型埋入層
302、306:摻雜擴散區域
圖1是一般的一種高電壓電晶體的剖面結構示意圖。
圖2是依照本發明一實施例，一種高電壓電晶體的剖面結構示意圖。
圖3是依照本發明一實施例，一種高電壓電晶體的N型埋入層在基底中的上視結構示意圖。
圖4是依照本發明一實施例，一種高電壓電晶體的N型埋入層以及其摻雜量擴散分佈結構在基底中的剖面結構示意圖。
60:高電壓MOS電晶體
200:基底
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216:源極結構
218:汲極結構
220:閘極結構
224:場板結構
Claims (12)
- 一種電晶體元件，包括： 一基底，該基底是第一導電型； 第二導電型的一埋入層，在該基底中的表層區域，其中該第二導電型的該埋入層包含: 中心區域； 多個分離區域，由該中心區域向外分佈; 以及 外圍區域，在該多個分離區域的外圍; 一磊晶層，形成在該基底上; 該第一導電型的一高電壓井區，在該磊晶層中; 以及 該第一導電型的金氧半導體電晶體，形成在該高電壓井區上， 其中該第二導電型的該埋入層的該中心區域是在該金氧半導體電晶體的汲極區域的下方。
- 如申請專利範圍第1項所述的電晶體元件，其中該多個分離區域是分離區塊或是分離環狀區塊。
- 如申請專利範圍第1項所述的電晶體元件，其中該第二導電型的該埋入層的該多個分離區域的寬度，在由該中心區域向該金氧半導體電晶體的源極區域的延伸方向上是相同。
- 如申請專利範圍第1項所述的電晶體元件，其中該第二導電型的該埋入層的該多個分離區域的寬度，在由該中心區域向該金氧半導體電晶體的源極區域的延伸方向上逐漸增大。
- 如申請專利範圍第1項所述的電晶體元件，其中該第二導電型的該埋入層的該多個分離區域是圓環狀。
- 如申請專利範圍第1項所述的電晶體元件，其中該第二導電型的該埋入層的該外圍區域是在該金氧半導體電晶體的源極區域的下方。
- 如申請專利範圍第1項所述的電晶體元件，其中該第二導電型的該埋入層在該基底構成摻雜擴散區域，該摻雜擴散區域依照摻雜量對應該多個分離區域構成多個摻雜環或是多個摻雜區塊，該多個摻雜環或是該多個摻雜區塊的相鄰二個的連接區域的摻雜量相對該相鄰二個的該摻雜環或是該摻雜區塊的中間區域的摻雜量為低。
- 如申請專利範圍第1項所述的電晶體元件，更包: 絕緣層，在該磊晶層表面且在該高電壓井區上方; 閘極結構，在該磊晶層及該絕緣層上; 源極區域，在該磊晶層的表層，在該第二導電型的該埋入層的該外圍區域的上方，相對該汲極區域與該源極區域是在該閘極結構的兩邊。
- 如申請專利範圍第1項所述的電晶體元件，其中該多個分離區域的寬度小於或等於相鄰二個該分離區域之間的間距。
- 如申請專利範圍第1項所述的電晶體元件，其中該多個分離區域的寬度是相鄰二個該分離區域之間的間距的0.4倍到1.0倍之間。
- 如申請專利範圍第1項所述的電晶體元件，其中該第二導電型的該埋入層在該外圍區域的平均摻雜量大於在該多個分離區域的平均摻雜量。
- 如申請專利範圍第1項所述的電晶體元件，其中該第一導電型為P型與該第二導電型為N型。
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