JP2019091873A - SiC接合型電界効果トランジスタ及びSiC相補型接合型電界効果トランジスタ - Google Patents
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Abstract
Description
図1は、本発明の第1の実施形態におけるSiC JFETの構成を模式的に示した図で、(a)は断面図、(b)は平面図である。
図13は、本発明の第2の実施形態におけるSiC JFET1の構成を模式的に示した図で、(a)は、nチャネルJFETの平面図、(b)は、(a)の線A−Aに沿った断面図、(c)は、pチャネルJFETの断面図である。
図14は、本発明の第3の実施形態におけるSiC JFET1の構成を模式的に示した図で、(a)は、nチャネルJFETの平面図、(b)は、(a)の線B−Bに沿った断面図、(c)は、(a)の線C−Cに沿った断面図である。
2 SiC相補型JFET
10 SiC基板
10A、10B 低濃度エピタキシャル層
11、21、31 ソース領域
12、22、32 ドレイン領域
13、23 埋込チャネル領域
14a、14b 一対のゲート領域
15、25 埋込不純物領域
16 ウェル領域
21 ソース領域
33、43 チャネル領域
34a、34b 一対のゲート領域
44a、44b 一対のゲート領域
51、61 ソース領域
52、62 ドレイン領域
53、63 チャネル領域
54a、54b 一対のゲート領域
64a、64b 一対のゲート領域
55、65 ゲートコンタクト用パッド
56、66 ゲートアクセス領域
57、67 ウェル領域
64c〜64e ゲート領域
70、71、73、74 配線
Claims (16)
- SiC基板の主面に、互いに離間して形成された第1導電型のソース領域及びドレイン領域と、
前記ソース領域の下方に形成された第1導電型の埋込チャネル領域と、
前記SiC基板の主面であって、少なくも前記ソース領域及び前記埋込チャネル領域を含む領域の両側に形成された一対の第2導電型のゲート領域と、
を備え、
前記埋込チャネル領域と、前記ドレイン領域とは、前記一対のゲート領域より下方に形成された第1導電型の埋込不純物領域によって接続されている、SiC接合型電界効果トランジスタ。 - 前記埋込チャネル領域の不純物濃度は、前記ソース領域及び前記埋込不純物領域の不純物濃度よりも低濃度に設定されている、請求項1に記載のSiC接合型電界効果トランジスタ。
- 前記SiC接合型電界効果トランジスタは、ノーマリオフ型のトランジスタであって、
前記埋込チャネル領域の不純物濃度をN(cm−3)、前記一対のゲート領域に挟まれた前記埋込チャネル領域の厚さをD(cm)としたとき、N(D/2)2<1.5×107
cm−1を満たす、請求項2に記載のSiC接合型電界効果トランジスタ。 - 前記ソース領域、前記ドレイン領域、前記埋込チャネル領域、前記ゲート領域、及び前記埋込不純物領域は、それぞれ、イオン注入層で構成されている、請求項1に記載のSiC接合型電界効果トランジスタ。
- SiC基板に、nチャネル接合型電界効果トランジスタと、pチャネル接合型電界効果トランジスタとが形成されたSiC相補型接合型電界効果トランジスタであって、
前記nチャネル接合型電界効果トランジスタ及びpチャネル接合型電界効果トランジスタは、それぞれ、請求項1〜4の何れかに記載のSiC接合型電界効果トランジスタで構成されている、SiC相補型接合型電界効果トランジスタ。 - 前記nチャネル接合型電界効果トランジスタにおける前記埋込不純物領域の不純物濃度は、前記pチャネル接合型電界効果トランジスタにおける前記埋込不純物領域の不純物濃度よりも小さく設定されており、
前記nチャネル接合型電界効果トランジスタ及び前記pチャネル接合型電界効果トランジスタの各トランジスにおいて、前記埋込チャネル領域の前記一対のゲート領域が対向する方向と垂直な方向のチャネル幅は、略同じ長さに設定されている、請求項5に記載のSiC相補型接合型電界効果トランジスタ。 - SiC基板の主面に形成された第1導電型のチャネル領域と、
前記SiC基板の主面であって、前記チャネル領域を挟んで、互いに対向して形成された第1導電型のソース領域及びドレイン領域と、
前記SiC基板の主面であって、前記チャネル領域を挟んで、前記ソース領域及びドレイン領域が対向する方向と垂直な方向に形成された一対の第2導電型のゲート領域と、
を備えたSiC接合型電界効果トランジスタ。 - SiC基板に、nチャネル接合型電界効果トランジスタと、pチャネル接合型電界効果トランジスタとが形成されたSiC相補型接合型電界効果トランジスタであって、
前記nチャネル接合型電界効果トランジスタ及びpチャネル接合型電界効果トランジスタは、それぞれ、請求項7に記載のSiC接合型電界効果トランジスタで構成されている、SiC相補型接合型電界効果トランジスタ。 - 前記nチャネル接合型電界効果トランジスタにおける前記チャネル領域の深さ方向におけるチャネル幅は、前記pチャネル接合型電界効果トランジスタにおける前記チャネル領域の深さ方向におけるチャネル幅よりも短く設定されている、請求項8に記載のSiC相補型接合型電界効果トランジスタ。
- SiC基板の主面に、互いに離間して形成された第1導電型のソース領域及びドレイン領域と、
前記ソース領域の下方に形成された第1導電型の埋込チャネル領域と、
前記SiC基板の主面であって、少なくも前記ソース領域及び前記埋込チャネル領域を含む領域の片側に形成された第2導電型のゲート領域と、
を備え、
前記埋込チャネル領域と、前記ドレイン領域とは、前記ゲート領域より下方に形成された第1導電型の埋込不純物領域によって接続されている、SiC接合型電界効果トランジスタ。 - SiC基板の主面に形成された第1導電型のチャネル領域と、
前記SiC基板の主面であって、前記チャネル領域を挟んで、互いに対向して形成された第1導電型のソース領域及びドレイン領域と、
前記SiC基板の主面であって、前記チャネル領域の片側に、前記ソース領域及びドレイン領域が対向する方向と垂直な方向に形成された第2導電型のゲート領域と、
を備えたSiC接合型電界効果トランジスタ。 - SiC基板の主面に形成された第1導電型のチャネル領域と、
前記SiC基板の主面であって、前記チャネル領域を挟んで、互いに対向して形成された第1導電型のソース領域及びドレイン領域と、
前記SiC基板の主面であって、前記ソース領域及びドレイン領域が対向する方向と垂直な方向に形成された一対の第2導電型のゲート領域と、
を備え、
前記一対のゲート領域は、それぞれ、対向する側の端部が、平面視において、前記チャネル領域と重なって形成されている、SiC接合型電界効果トランジスタ。 - 前記一対のゲート領域の深さは、前記チャネル領域の深さよりも深い、請求項12に記載のSiC接合型電界効果トランジスタ。
- 前記SiC基板の主面であって、前記ソース領域、ドレイン領域、及び前記チャネル領域を取り囲むように、第2導電型のゲートアクセス領域がリング状に形成されており、
前記一対のゲート領域は、それぞれ、前記ゲートアクセス領域と接続されている、請求項12に記載のSiC接合型電界効果トランジスタ。 - 前記SiC基板の主面であって、前記一対のゲート領域との間に、平面視において、前記チャネル領域と重なる複数のゲート領域が、等間隔に形成されている、請求項12に記載のSiC接合型電界効果トランジスタ。
- SiC基板に、nチャネル接合型電界効果トランジスタと、pチャネル接合型電界効果トランジスタとが形成されたSiC相補型接合型電界効果トランジスタであって、
前記nチャネル接合型電界効果トランジスタ及びpチャネル接合型電界効果トランジスタは、それぞれ、請求項12〜15の何れかに記載のSiC接合型電界効果トランジスタで構成されている、SiC相補型接合型電界効果トランジスタ。
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