KR20070088376A - 반도체 장치 및 그 제조 방법 - Google Patents
반도체 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20070088376A KR20070088376A KR1020070018330A KR20070018330A KR20070088376A KR 20070088376 A KR20070088376 A KR 20070088376A KR 1020070018330 A KR1020070018330 A KR 1020070018330A KR 20070018330 A KR20070018330 A KR 20070018330A KR 20070088376 A KR20070088376 A KR 20070088376A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- drift layer
- drift
- insulating film
- semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims 2
- 230000015556 catabolic process Effects 0.000 abstract description 25
- 238000002955 isolation Methods 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 155
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 239000011229 interlayer Substances 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/086—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0886—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
높은 게이트 내압, 높은 소스·드레인 내압을 가짐과 함께, 낮은 온 저항을 갖는 고내압 MOS 트랜지스터를 제공한다. 에피택셜 실리콘층(2) 상에는, LOCOS막(4)을 개재하여 게이트 전극(5)이 형성되어 있다. LOCOS막(4)의 좌측에는 P형의 제1 드리프트층(6)이 형성되고, 게이트 전극(5)을 사이에 끼워 LOCOS막(4)의 우측의 에피택셜 실리콘층(2)의 표면에는, 제1 드리프트층(6)과 대향하여 P+형의 소스층(7)이 배치되어 있다. 제1 드리프트층(6)보다 깊게 에피택셜 실리콘층(2) 내로 확산되고, 제1 드리프트층(6)의 하방으로부터 LOCOS막(4)의 좌측 하방으로 연장되는 P형의 제2 드리프트층(9)이 형성되어 있다. LOCOS막(4)의 좌단 하방의 제2 드리프트층(9)의 하부에는 오목부 R이 형성되어 있다.
LOCOS막, 드리프트층, 에피택셜 실리콘층, 고내압 MOS 트랜지스터
Description
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면 도.
도 9는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 실시예에 따른 반도체 장치를 설명하는 단면도.
도 11은 본 발명의 실시예에 따른 반도체 장치를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 단결정 실리콘 기판
2 : 에피택셜 실리콘층
3 : 매립 실리콘층
4 : LOCOS막
5 : 게이트 전극
6 : 제1 드리프트층
7 : 소스층
8 : N+층
9 : 제2 드리프트층
10 : 저농도 소스층
11 : 채널 불순물층
12 : 드레인층
13 : 제1 층간 절연막
14 : 드레인 전극
15 : 소스 전극
16 : 제2 층간 절연막
17 : 필드 플레이트
20 : 더미 산화막
21, 23, 24, 25, 26, 27 : 포토레지스트층
21A : 포토레지스트편
22 : 게이트 산화막
CH1, CH2 :컨택트 홀
OF : 오프셋 길이
R : 오목부
SL : 슬릿
[특허 문헌1] 일본 특개2004-39774호 공보
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로,특히, 고내압의 MOS트랜지스터의 구조 및 그 제조 방법에 관한 것이다.
고내압 MOS 트랜지스터는, 높은 소스·드레인 내압, 혹은 높은 게이트 내압 을 갖고 있으며, LCD 드라이버 등의 각종 드라이버나 전원 회로 등에 널리 이용되고 있다. 최근, 높은 소스·드레인 내압과 높은 게이트 내압을 더불어 갖는 고내압 트랜지스터가 요망되고 있다. 따라서, 본래는 필드 절연막인 LOCOS막(Local 0xidation Of Silicon)을 게이트 절연막으로서 이용하여 게이트 내압을 향상시킴과 함께, 저농도의 드레인층을 형성함으로써 소스·드레인 내압의 향상이 도모되고 있다.
고내압 MOS 트랜지스터에 대해서는, 특허 문헌1에 기재되어 있다.
그러나, 전술한 고내압 MOS 트랜지스터에서는,200V 정도의 게이트 내압이 얻어지지만, 드레인측의 LOCOS막의 끝에서 전계 집중이 발생하고, 거기에서 PN접합 브레이크다운이 발생하기 때문에 목표로 하는 소스·드레인 내압이 얻어지지 않는다고 하는 문제가 있었다.
따라서, 본 발명의 반도체 장치는, 제1 도전형의 반도체층 상에 필드 절연막을 개재하여 형성된 게이트 전극과, 제2 도전형의 제1 드리프트층과, 상기 게이트 전극을 사이에 끼워 상기 제1 드리프트층과 대향하여 배치된 소스층과, 상기 제1 드리프트층보다 깊게 상기 반도체층 내로 확산되고, 상기 제1 드리프트층의 하방으로부터 필드 절연막의 하방으로 연장되는 제2 도전형의 제2 드리프트층을 구비하고, 상기 필드 절연막의 단부의 하방의 상기 제2 드리프트층의 하부에 오목부가 형성되어 있는 것을 특징으로 하는 것이다.
<실시예>
본 발명의 실시예에 따른 고내압 MOS 트랜지스터의 구조에 대해서, 도 10을 참조하면서 설명한다. P형의 단결정 실리콘 기판(1) 상에 N형의 에피택셜 실리콘층(2)이 에피택셜 성장되고, 단결정 실리콘 기판(1)과 에피택셜 실리콘층(2)의 계면에 N+형의 매립 실리콘층(3)이 형성되어 있다. 에피택셜 실리콘층(2) 상에는, 약1000㎚의 막 두께를 갖는 LOCOS막(4)이 형성되고, 이 LOCOS막(4) 상에 게이트 전극(5)이 형성되어 있다. LOCOS막(4)의 좌측의 에피택셜 실리콘층(2)의 표면에는 P형의 제1 드리프트층(P+L)(6)이 형성되고, 게이트 전극(5)을 사이에 끼워 LOCOS막(4)의 우측의 에피택셜 실리콘층(2)의 표면에는, 제1 드리프트층(6)과 대향하여 P+형의 소스층(PSD)(7)이 배치되어 있다. 소스층(7)의 우측에는 에피택셜 실리콘층(2)을 소스 전위로 설정하기 위한 N+층(NSD)(8)이 형성되어 있다.
또한, 제1 드리프트층(6)보다 깊게 에피택셜 실리콘층(2) 내로 확산되고, 제1 드리프트층(6)의 하방으로부터 LOCOS막(4)의 좌측 하방으로 연장되는 P형의 제2 드리프트층(SP+L)(9)이 형성되어 있다. LOCOS막(4)의 좌단 하방의 제2 드리프트층(9)의 하부에는 오목부 R이 형성되어 있다.
또한, 이 제2 드리프트층(9)과 동시에 형성되고, 소스층(7)의 하방으로부터LOCOS막(4)의 우측 하방으로 연장되는 저농도 소스층(10)이 형성되어 있다. LOCOS막(4)의 하방의 제2 드리프트층(9)과 저농도 소스층(10) 사이에는, LOCOS막(4)의 하부에 접하여 에피택셜 실리콘층(2)보다 고농도의 N형의 채널 불순물층(FN)(11)이 형성되어 있다.
제1 및 제2 드리프트층(6, 9)의 좌측에는, 이들과 접촉하여 P형의 드레인층(12)이 형성되어 있다. 드레인층(12)은 3개의 P형층(PSD층, SP+D층, P+D층)으로 이루어지고, 표면의 PSD층이 가장 고농도이며, 그 하방의 SP+D층이 다음으로 고농도이며, 그 하방의 P+D층이 가장 저농도이다. 이렇게 드레인층(12)에 농도 구배를 설정함으로써, 드레인층(12)의 공핍층의 확대를 크게 하여 고내압화를 도모하고 있다.
또한, 게이트 전극(5)을 덮어, 약 1000㎚의 막 두께를 갖는 제1 층간 절연막(13)이 형성되고, 드레인층(12)의 PSD층 상의 제1 층간 절연막(13)에 컨택트 홀 CH1이 개구되어 있다. 이 컨택트 홀 CH1을 통해, 드레인층(12)의 PSD층에 컨택트하는 알루미늄 등의 제1 층 금속층으로 이루어지는 드레인 전극(14)이 형성되어 있다. 또한, 소스층(7) 및 N+층(8) 상의 제1 층간 절연막(13)에 컨택트 홀 CH2가 개구되어 있다. 이 컨택트 홀 CH2를 통해, 소스층(7) 및 N+층(8)에 컨택트하는 알루미늄 등의 제1 층 금속층으로 이루어지는 소스 전극(15)이 형성되어 있다.
또한, 게이트 전극(5)의 일부 상으로부터, 제1 층간 절연막(13), 및 약 1000㎚의 막 두께를 갖는 제2 층간 절연막(16)을 개재하여 제1 드리프트층(6) 상으로 연장된 필드 플레이트(17)가 형성되어 있다. 필드 플레이트(17)는 알루미늄 등으로 이루어지는 제2 층 금속층으로 형성되고, 소스 전위로 설정되어 있다. 필드 플레이트(17)는 제1 및 제2 드리프트층(6, 9)과 에피택셜 실리콘층(2) 사이의 공핍층 을 확대하는 기능을 한다. 필드 플레이트(17)를 제2 층 금속층으로 형성하는 것은, 제1 층 금속층으로 형성하면,LOCOS막(4)의 끝에서 전계 집중이 발생하여, 소스·드레인 내압이 저하하기 때문이다.
전술한 고내압 MOS 트랜지스터는, 게이트 절연막으로서 두꺼운 LOCOS막(4)을 이용하고 있으므로 약 200V라고 하는 높은 게이트 내압을 갖는다. 또한, 저농도 드레인층을 제1 및 제2 드리프트층(6, 9)의 2층으로 형성하고 있으므로, 트랜지스터의 온 저항을 저감할 수 있다.
또한, 제2 드리프트층(9)의 하부에 오목부 R을 형성했으므로, LOCOS막(4)의 끝 아래에서의 P형 불순물 농도가 국소적으로 저하함과 함께, 제2 드리프트층(9)의 오목부 R과 에피택셜 실리콘층(2)의 PN 접합 면적도 크게 되므로, 드레인 전압이 인가되었을 때에 공핍층의 확대가 크게 된다. 이에 덧붙여서 필드 플레이트(17)에 의한 공핍층 확대의 효과도 있다. 이 공핍층은, 에피택셜 실리콘층(2) 내에도 넓어지지만, 단결정 실리콘 기판(1)과 에피택셜 실리콘층(2)과의 계면에 N+형의 매립 실리콘층(3)이 형성되어 있으므로, 공핍층이 단결정 실리콘 기판(1)에 도달하는 것이 방지된다. 이들 상승(相乘) 효과에 의해, 약 280V라고 하는 높은 소스·드레인 내압을 얻을 수 있다. 제2 드리프트층(9)에 오목부 R을 형성함으로써, 온 저항은 조금 높게 되지만, 그것은 허용할 수 있는 정도이며, 제2 드리프트층(9)의 농도를 올림으로써 보상할 수 있다.
또한, 도 11에 도시한 바와 같이 제1 드리프트층(6)을 LOCOS막(4)의 좌단으 로부터, 오프셋 길이 OF만큼 떨어뜨려 형성함으로써, 전계가 높은 LOCOS막(4)의 끝에서 PN 접합 브레이크다운이 발생하는 것을 방지하여, 소스·드레인 내압을 더 향상시킬 수 있다.
다음으로, 도 10의 고내압 MOS 트랜지스터의 제조 방법에 대하여 도면을 참조하면서 설명한다. 도 1에 도시한 바와 같이 P형의 단결정 실리콘 기판(1)의 표면에 N형 불순물을 고농도로 이온 주입하고, 그 표면에 N형의 에피택셜 실리콘층(2)을 에피택셜 성장시킨다. 그러면, 단결정 실리콘 기판(1)과 에피택셜 실리콘층(2)의 계면에 N+형의 매립 실리콘층(3)이 형성된다. 에피택셜 실리콘층(2)의 표면에는 열 산화에 의한 더미 산화막(20)이 형성된다.
다음으로, 이온 주입에 의해, 제2 드리프트층(9), 저농도 소스층(10) 및 N형의 채널 불순물층(11)을 도 10에 대응하여 각각의 영역에 형성한다. 도 2에서는, 포토레지스트층(21)을 마스크로 하여 붕소(B+)의 이온 주입을 행함으로써 제2 드리프트층(9), 저농도 소스층(10)을 형성하는 공정을 나타내고 있다. 제2 드리프트층(9)을 이온 주입으로 형성할 때에, 포토레지스트 편(21A)을 형성해 둠으로써, 그 포토레지스트 편(21A)의 하방에 그 포토레지스트 폭에 따른 슬릿 SL이 형성된다. 채널 불순물층(11)은 인(P+)의 이온 주입을 도우즈량 5×1015/㎠의 조건에서 행함으로써 형성된다.
다음으로, 도 3에 도시한 바와 같이 포토레지스트층(21) 및 더미 산화막(20)을 제거한 후에, 선택 산화에 의해, 약 1000㎚의 막 두께를 갖는 LOCOS막(4)을 형 성한다. LOCOS막(4)의 좌단은 제2 드리프트층(9)의 슬릿 SL 내로 들어 간다. 그 후, 90㎚의 막 두께를 갖는 게이트 산화막(22)을 형성한다. 그리고, 이 LOCOS막(4) 상에 약 40O㎚의 막 두께를 갖는 게이트 전극(5)을 형성한다. 게이트 전극(5)은 폴리실리콘, 고융점 금속 실리사이드 등으로 형성된다.
다음으로, 도 4에 도시한 바와 같이 도 10의 드레인층(12)의 형성 영역에 대응하는 개구를 갖는 포토레지스트층(23)을 형성한다. 이 포토레지스트층(23)을 마스크로 하여, 붕소(B+)의 이온 주입에 의해 드레인층(12)의 P+D층을 형성한다. 붕소(B+)의 도우즈량은 약 1×1013/㎠이다.
다음으로, 도 5에 도시한 바와 같이 포토레지스트층(23)을 제거한 후에, 1180℃의 온도에서, N2 분위기 속에서 4시간의 열 확산을 행한다. 이에 의해, 제2 드리프트층(9), 채널 불순물층(11) 및 P+D층이 깊게 확산된다. 이 열 확산에 의해, 붕소의 가로 방향 확산이 발생하여 슬릿 SL의 폭이 좁아져 가고, 최종적으로는 슬릿SL의 상부가 붕소에 의해 매립되어, 제2 드리프트층(9)의 하부에 오목부 R이 형성된다.
다음으로, 도 6에 도시한 바와 같이 포토레지스트층(24)을 형성하고, 이 포토레지스트층(24)을 마스크로 하여, 붕소(B+)의 이온 주입에 의해, P+D층 내에 SP+D층을 형성한다. 그리고, 포토레지스트층(24)을 제거하고, 1050℃의 온도에서 5시간의 열 확산 또는 1100℃의 온도에서 90분의 열 확산을 행한다. 다음으로, 도 7 에 도시한 바와 같이 드레인측에 개구부를 갖는 포토레지스트층(25)을 형성하고, 이 포토레지스트층(25)을 마스크로 하여, 붕소(B+)의 이온 주입에 의해 제2 드리프트층(9)의 표면에 제1 드리프트층(6)을 형성한다.
다음으로, 도 8에 도시한 바와 같이 포토레지스트층(25)을 제거한 후에, N+층(8) 형성 영역에 대응한 개구를 갖는 포토레지스트층(26)을 형성하고, 이 포토레지스트층(26)을 마스크로 하여 인(P+)의 이온 주입에 의해 N+층(8)을 형성한다. 다음으로, 도 9에 도시한 바와 같이 드레인층(12)의 PSD층의 형성 영역, 소스층(7)의 형성 영역에 대응하는 개구를 갖는 포토레지스트층(27)을 형성하고, 이 포토레지스트층(27)을 마스크로 하여 붕소(B+)의 이온 주입에 의해, 드레인층(12)의 PSD층, 소스층(7)을 형성한다. 붕소(B+)의 도우즈량은 약 1×1015/㎠이다.
다음으로, 도 10에 도시한 바와 같이 게이트 전극(5)을 덮어, 약 1000㎚의 막 두께를 갖는 제1 층간 절연막(13)이 CVD에 의해 형성되고, 드레인층(12)의 PSD층 상의 제1 층간 절연막(13), 게이트 산화막(22)에 컨택트 홀 CH1이 에칭에 의해 개구된다. 이 컨택트 홀 CH1을 통해, 드레인층(12)의 PSD층에 컨택트하는 알루미늄 등의 제1 층 금속층으로 이루어지는 드레인 전극(14)이 형성된다. 또한, 소스층(7) 및 N+층(8) 상의 제1 층간 절연막(13), 게이트 산화막(20)에 컨택트 홀 CH2가 에칭에 의해 개구되어 있다. 이 컨택트 홀 CH2를 통해, 소스층(7) 및 N+층(8)에 컨 택트하는 알루미늄 등의 제1 층 금속층으로 이루어지는 소스 전극(15)이 형성된다. 다음으로, 전체면에 약 1000㎚의 막 두께를 갖는 제2 층간 절연막(16)이 형성된다. 또한, 게이트 전극(5)의 일부 상으로부터, 제1 층간 절연막(13), 및 제2 층간 절연막(16)을 개재하여 제1 드리프트층(6)의 일부 상으로 연장되는 필드 플레이트(17)가 형성된다.
본 발명에 따르면, 약 200V 정도의 게이트 내압, 약 280V 정도의 높은 소스·드레인 내압을 가짐과 함께, 낮은 온 저항을 갖는 고내압 MOS 트랜지스터를 제공 할 수 있다.
Claims (9)
- 제1 도전형의 반도체층 상에 필드 절연막을 개재하여 형성된 게이트 전극과, 제2 도전형의 제1 드리프트층과, 상기 게이트 전극을 사이에 끼워 상기 제1 드리프트층과 대향하여 배치된 소스층과, 상기 제1 드리프트층보다 깊게 상기 반도체층 내로 확산되고, 상기 제1 드리프트층의 하방으로부터 필드 절연막의 하방으로 연장되는 제2 도전형의 제2 드리프트층을 구비하고, 상기 필드 절연막의 단부의 하방의 상기 제2 드리프트층의 하부에 오목부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 게이트 전극의 일부 상으로부터 상기 제1 드리프트층의 일부 상으로 연장되는 필드 플레이트를 구비하는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서,상기 필드 플레이트는 제2 층 금속층으로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,제1 드리프트층은 상기 필드 절연막의 끝으로부터 떨어져서 배치되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 필드 절연막의 하부에 접하여 상기 반도체층보다 고농도의 제1 도전형의 채널 불순물층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 제1 드리프트층 및 상기 제2 드리프트층과 접촉한 드레인층을 구비하는 것을 특징으로 하는 반도체 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 반도체층은, 제2 도전형의 단결정 반도체 기판 상에 에피택셜 성장된 에피택셜 반도체층으로서, 상기 단결정 반도체 기판과 상기 반도체층의 계면에 상기 반도체층보다 고농도의 제1 도전형의 매립 반도체층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1 도전형의 반도체층 상에 슬릿을 갖는 제2 도전형의 제2 드리프트층을 형성하는 공정과, 상기 반도체층의 표면에 그 단부가 상기 슬릿에 들어 가도록, 선택 산화법에 의해 필드 절연막을 형성하는 공정과, 상기 필드 절연막 상에 게이트 절연막을 형성하는 공정과, 상기 제2 드리프트층을 열 확산함으로써, 상기 제2 드리 프트층의 하방에 상기 슬릿에 대응한 오목부를 형성하는 공정과, 상기 제2 드리프트층의 표면에 제1 드리프트층을 형성하는 공정과, 상기 게이트 전극을 사이에 끼워 상기 제1 드리프트층과 대향하는 제2 도전형의 소스층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제8항에 있어서,상기 필드 절연막의 하부에 접하여 상기 반도체층보다 고농도의 제1 도전형의 채널층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006048374A JP4989085B2 (ja) | 2006-02-24 | 2006-02-24 | 半導体装置及びその製造方法 |
JPJP-P-2006-00048374 | 2006-02-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070088376A true KR20070088376A (ko) | 2007-08-29 |
KR100813390B1 KR100813390B1 (ko) | 2008-03-12 |
Family
ID=38110444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070018330A KR100813390B1 (ko) | 2006-02-24 | 2007-02-23 | 반도체 장치 및 그 제조 방법 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7705399B2 (ko) |
EP (1) | EP1826824B1 (ko) |
JP (1) | JP4989085B2 (ko) |
KR (1) | KR100813390B1 (ko) |
CN (1) | CN101026192B (ko) |
DE (1) | DE602007009885D1 (ko) |
TW (1) | TWI329362B (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100858924B1 (ko) * | 2006-11-13 | 2008-09-17 | 고려대학교 산학협력단 | 액화천연가스의 수증기 개질반응에 의한 수소가스 제조용담지 촉매, 그 제조방법 및 상기 담지 촉매를 이용한수소가스 제조방법 |
KR20210045268A (ko) * | 2019-10-16 | 2021-04-26 | 주식회사 키 파운드리 | 반도체 소자 |
US11088031B2 (en) | 2014-11-19 | 2021-08-10 | Key Foundry Co., Ltd. | Semiconductor and method of fabricating the same |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5307973B2 (ja) * | 2006-02-24 | 2013-10-02 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
JP4989085B2 (ja) | 2006-02-24 | 2012-08-01 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
JP2010010408A (ja) * | 2008-06-27 | 2010-01-14 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
US10224407B2 (en) | 2017-02-28 | 2019-03-05 | Sandisk Technologies Llc | High voltage field effect transistor with laterally extended gate dielectric and method of making thereof |
Family Cites Families (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4987465A (en) * | 1987-01-29 | 1991-01-22 | Advanced Micro Devices, Inc. | Electro-static discharge protection device for CMOS integrated circuit inputs |
GB9106108D0 (en) * | 1991-03-22 | 1991-05-08 | Philips Electronic Associated | A lateral insulated gate field effect semiconductor device |
JPH04356965A (ja) * | 1991-06-03 | 1992-12-10 | Sony Corp | 半導体装置 |
US5294824A (en) * | 1992-07-31 | 1994-03-15 | Motorola, Inc. | High voltage transistor having reduced on-resistance |
JPH08236757A (ja) * | 1994-12-12 | 1996-09-13 | Texas Instr Inc <Ti> | Ldmos装置 |
DE19811297B4 (de) * | 1997-03-17 | 2009-03-19 | Fuji Electric Co., Ltd., Kawasaki | MOS-Halbleitervorrichtung mit hoher Durchbruchspannung |
JP3315356B2 (ja) * | 1997-10-15 | 2002-08-19 | 株式会社東芝 | 高耐圧半導体装置 |
JP3111947B2 (ja) * | 1997-10-28 | 2000-11-27 | 日本電気株式会社 | 半導体装置、その製造方法 |
JP3061023B2 (ja) * | 1997-11-28 | 2000-07-10 | 日本電気株式会社 | 半導体装置 |
DE19800647C1 (de) * | 1998-01-09 | 1999-05-27 | Siemens Ag | SOI-Hochspannungsschalter |
US6111291A (en) | 1998-06-26 | 2000-08-29 | Elmos Semiconductor Ag | MOS transistor with high voltage sustaining capability |
US5973341A (en) * | 1998-12-14 | 1999-10-26 | Philips Electronics North America Corporation | Lateral thin-film silicon-on-insulator (SOI) JFET device |
US6531355B2 (en) * | 1999-01-25 | 2003-03-11 | Texas Instruments Incorporated | LDMOS device with self-aligned RESURF region and method of fabrication |
KR20000060879A (ko) * | 1999-03-20 | 2000-10-16 | 김영환 | 고전압 반도체소자의 제조방법 |
US6211552B1 (en) * | 1999-05-27 | 2001-04-03 | Texas Instruments Incorporated | Resurf LDMOS device with deep drain region |
JP2003501837A (ja) * | 1999-06-03 | 2003-01-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 高圧回路素子を含む半導体装置 |
JP2001068560A (ja) * | 1999-08-30 | 2001-03-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法及び半導体装置 |
JP3439415B2 (ja) * | 2000-03-13 | 2003-08-25 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
EP1162664A1 (en) * | 2000-06-09 | 2001-12-12 | Motorola, Inc. | Lateral semiconductor device with low on-resistance and method of making the same |
EP1220323A3 (en) * | 2000-12-31 | 2007-08-15 | Texas Instruments Incorporated | LDMOS with improved safe operating area |
EP1267415A3 (en) * | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Power semiconductor device having resurf layer |
US6773997B2 (en) * | 2001-07-31 | 2004-08-10 | Semiconductor Components Industries, L.L.C. | Method for manufacturing a high voltage MOSFET semiconductor device with enhanced charge controllability |
US20040251498A1 (en) * | 2001-11-01 | 2004-12-16 | Zingg Rene Paul | Lateral islolated gate bipolar transistor device |
JPWO2003075353A1 (ja) * | 2002-03-01 | 2005-06-30 | サンケン電気株式会社 | 半導体素子 |
JP2003343960A (ja) | 2002-05-29 | 2003-12-03 | Glocal:Kk | 冷凍装置 |
US6717214B2 (en) * | 2002-05-21 | 2004-04-06 | Koninklijke Philips Electronics N.V. | SOI-LDMOS device with integral voltage sense electrodes |
JP4171251B2 (ja) | 2002-07-02 | 2008-10-22 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
US7576388B1 (en) * | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
JP4091895B2 (ja) * | 2002-10-24 | 2008-05-28 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
US20040108544A1 (en) * | 2002-12-09 | 2004-06-10 | Semiconductor Components Industries, Llc | High voltage mosfet with laterally varying drain doping and method |
US7019377B2 (en) * | 2002-12-17 | 2006-03-28 | Micrel, Inc. | Integrated circuit including high voltage devices and low voltage devices |
JP2005294584A (ja) * | 2004-03-31 | 2005-10-20 | Eudyna Devices Inc | 半導体装置および不純物導入用マスクならびに半導体装置の製造方法 |
US7498652B2 (en) * | 2004-04-26 | 2009-03-03 | Texas Instruments Incorporated | Non-uniformly doped high voltage drain-extended transistor and method of manufacture thereof |
US7148540B2 (en) * | 2004-06-28 | 2006-12-12 | Agere Systems Inc. | Graded conductive structure for use in a metal-oxide-semiconductor device |
DE102004036387B4 (de) * | 2004-07-27 | 2018-05-03 | Robert Bosch Gmbh | Hochvolt-MOS-Transistor und entsprechendes Herstellungsverfahren |
JP4972855B2 (ja) * | 2004-08-04 | 2012-07-11 | 富士電機株式会社 | 半導体装置およびその製造方法 |
WO2008027027A2 (en) * | 2005-09-07 | 2008-03-06 | Cree, Inc | Transistor with fluorine treatment |
JP4989085B2 (ja) | 2006-02-24 | 2012-08-01 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
JP5307973B2 (ja) * | 2006-02-24 | 2013-10-02 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
US7618866B2 (en) * | 2006-06-09 | 2009-11-17 | International Business Machines Corporation | Structure and method to form multilayer embedded stressors |
-
2006
- 2006-02-24 JP JP2006048374A patent/JP4989085B2/ja active Active
-
2007
- 2007-02-02 TW TW096103838A patent/TWI329362B/zh not_active IP Right Cessation
- 2007-02-17 CN CN2007100849579A patent/CN101026192B/zh not_active Expired - Fee Related
- 2007-02-21 US US11/708,685 patent/US7705399B2/en active Active
- 2007-02-23 EP EP07003779A patent/EP1826824B1/en not_active Expired - Fee Related
- 2007-02-23 KR KR1020070018330A patent/KR100813390B1/ko not_active IP Right Cessation
- 2007-02-23 DE DE602007009885T patent/DE602007009885D1/de active Active
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100858924B1 (ko) * | 2006-11-13 | 2008-09-17 | 고려대학교 산학협력단 | 액화천연가스의 수증기 개질반응에 의한 수소가스 제조용담지 촉매, 그 제조방법 및 상기 담지 촉매를 이용한수소가스 제조방법 |
US11088031B2 (en) | 2014-11-19 | 2021-08-10 | Key Foundry Co., Ltd. | Semiconductor and method of fabricating the same |
US11631616B2 (en) | 2014-11-19 | 2023-04-18 | Key Foundry Co., Ltd. | Semiconductor and method of fabricating the same |
KR20210045268A (ko) * | 2019-10-16 | 2021-04-26 | 주식회사 키 파운드리 | 반도체 소자 |
Also Published As
Publication number | Publication date |
---|---|
TWI329362B (en) | 2010-08-21 |
JP4989085B2 (ja) | 2012-08-01 |
DE602007009885D1 (de) | 2010-12-02 |
CN101026192A (zh) | 2007-08-29 |
EP1826824A2 (en) | 2007-08-29 |
US7705399B2 (en) | 2010-04-27 |
CN101026192B (zh) | 2010-06-16 |
EP1826824B1 (en) | 2010-10-20 |
KR100813390B1 (ko) | 2008-03-12 |
EP1826824A3 (en) | 2008-11-19 |
TW200805653A (en) | 2008-01-16 |
JP2007227747A (ja) | 2007-09-06 |
US20070200171A1 (en) | 2007-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100813391B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR100361602B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP4198006B2 (ja) | 半導体装置の製造方法 | |
JP3831602B2 (ja) | 半導体装置の製造方法 | |
JP4972855B2 (ja) | 半導体装置およびその製造方法 | |
JPH0897411A (ja) | 横型高耐圧トレンチmosfetおよびその製造方法 | |
KR100813390B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR20100064264A (ko) | 반도체 소자 및 이의 제조 방법 | |
US7649222B2 (en) | Semiconductor device | |
KR100390614B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR20100027056A (ko) | 반도체 장치 및 그의 제조 방법 | |
US7602018B2 (en) | High withstand-voltage semiconductor device | |
JP2009152442A (ja) | 半導体装置及びその製造方法 | |
WO2010023797A1 (ja) | 半導体装置及びその製造方法 | |
US20050017301A1 (en) | Semiconductor device having a diffusion layer and a manufacturing method thereof | |
CN113471286A (zh) | 半导体装置及半导体装置的制造方法 | |
JP2009164651A (ja) | 半導体装置 | |
JP2013077662A (ja) | 半導体装置およびその製造方法 | |
US8138565B2 (en) | Lateral double diffused metal oxide semiconductor device and method of making the same | |
KR101371491B1 (ko) | 반도체 소자 및 그 제조 방법 | |
JP2023177677A (ja) | 半導体装置およびその製造方法 | |
JP2007184360A (ja) | 半導体装置およびその製造方法 | |
KR20020054109A (ko) | 트렌치 드레인 필드판을 갖는 전력소자 | |
JP2001196583A (ja) | 半導体装置とその製造方法 | |
JPH01164068A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120228 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |