JP2014093364A - マスタスライス方式の半導体集積回路及びその製造方法 - Google Patents

Abstract

【課題】短ＴＡＴ化及び素子利用率を向上させることができるマスタスライス方式の半導体集積回路及びマスタスライス方式の半導体集積回路の製造方法を提供すること。
【解決手段】本発明の一態様であるマスタスライス方式の半導体集積回路１００は、半導体基板上に形成されたＭＯＳトランジスタのゲート３及びポリシリコン層６を有する。ポリシリコン層６は、半導体基板上に形成されたＭＯＳトランジスタのゲート３と電気的に絶縁され、半導体基板１上に形成された素子を覆って形成される。
【選択図】図１Ａ

Description

本発明はマスタスライス方式の半導体集積回路及びその製造方法に関し、特に素子使用率に優れるマスタスライス方式の半導体集積回路及びその製造方法に関する。

一般に、半導体集積回路の開発に要する期間短縮を目的として、マスタスライス方式の半導体集積回路が用いられている。マスタスライス方式の半導体集積回路は、配線工程以前の工程を進めておき、予め回路構成に必要な素子を半導体基板上に作製しておく。そして、回路設計が完了した段階で、配線工程を行い、既に作製してある素子間を接続することで、所望の回路構成を有する半導体集積回路を得ることができる。マスタスライス方式半導体集積回路では、配線レイアウトを作成するだけで所望の回路を実現することができる。よって、半導体集積回路の製造に要するＴＡＴ（Turn Around Time）を短くすることができる。

しかし、使用される素子は回路構成によって異なるため、予め作製された素子の中には使われないものも存在する。そのため、マスタスライス方式の半導体集積回路は、素子利用率が低いという短所を有する。これに対し、素子を縦積みすることにより、この短所を克服する手法が提案されている（特許文献１）。

他にも、マスタスライス方式の半導体集積回路に関する技術が提案されている。例えば、基本素子を利用して低容量値を有するマクロセルを実現し、かつ各マクロセル間の相対精度を向上できるマスタスライス方式の半導体集積回路が提案されている（特許文献２）。また、マスタスライス方式の半導体集積回路に複数の素子を形成する場合のイオン注入の条件数を削減することができる半導体装置製造用フォトレチクルが提案されている（特許文献３）。

さらに、貫通電極を有するキャパシタ構造体が提案されている（特許文献４）。このキャパシタ構造体には、インターポーザ基板を貫通する貫通電極が形成されている。

特開平５−２５９４１６号公報 特開平７−４５７９８号公報 特開平１０−３１２０５０号公報 特開２０１０−１８２７０８号公報

ところが、発明者は、上記のマスタスライス方式の半導体集積回路には、以下の問題点が有ることを見出した。マスタスライス方式の半導体集積回路は、上述の通り、本来短ＴＡＴ化を目的として用いられる。ところが、特許文献１に記載のマスタスライス方式の半導体集積回路では、抵抗及びキャパシタを形成する工程と配線工程とを明確に分けることができない。そのため、レイアウト完了後に、配線工程に加えて抵抗及びキャパシタを形成する工程を行わなければならず、ＴＡＴが延伸してしまう。つまり、特許文献１に記載のマスタスライス方式の半導体集積回路では、本来の利点である短ＴＡＴ化が犠牲になってしまう。

また、特許文献２〜４に記載の技術では、マスタスライス方式の半導体集積回路の素子利用率の向上を実現することができない。

本発明の一態様であるマスタスライス方式の半導体集積回路は、半導体基板上に形成された第１の導電層と、前記第１の導電層上に前記第１の導電層と電気的に絶縁されて形成され、前記半導体基板上に形成された素子を覆う第２の導電層と、を備えるものである。このマスタスライス方式の半導体集積回路は、半導体基板上に形成された素子上に、第１及び第２の導電層の両方又は一方を利用して、キャパシタ又は抵抗を構成することができる。よって、半導体基板上に形成された素子が不使用である場合に、不使用素子の位置にキャパシタ又は抵抗を構成することができる。これにより、実効的な素子利用率を向上させることができる。

本発明の一態様であるマスタスライス方式の半導体集積回路は、第１の導電層を、半導体基板上に形成し、第２の導電層を、前記第１の導電層上に、前記第１の導電層と電気的に絶縁して、前記半導体基板上に形成された素子を覆って形成するものである。このマスタスライス方式の半導体集積回路の製造方法では、半導体基板上に形成された素子上に、第１及び第２の導電層の両方又は一方を利用して、キャパシタ又は抵抗を構成することができる。よって、半導体基板上に形成された素子が不使用である場合に、不使用素子の位置にキャパシタ又は抵抗を構成することができる。これにより、実効的な素子利用率を向上させることができる。

本発明によれば、短ＴＡＴ化及び素子利用率を向上させることができるマスタスライス方式の半導体集積回路及びマスタスライス方式の半導体集積回路の製造方法を提供することができる。

実施の形態１にかかるマスタスライス方式の半導体集積回路１００の要部を模式的に示す上面図である。 実施の形態１にかかるマスタスライス方式の半導体集積回路１００の図１ＡのＩＢ−ＩＢ線における断面構成を模式的に示す断面図である。 実施の形態１にかかるマスタスライス方式の半導体集積回路１００の図１ＡのＩＣ−ＩＣ線における断面構成を模式的に示す断面図である。 ＭＯＳトランジスタ１０１をトランジスタとして用いる場合の配線形成を模式的に示す上面図である。 ＭＯＳトランジスタ１０１をトランジスタとして用いる場合の図２ＡのＩＩＢ−ＩＩＢ線における配線形成を模式的に示す断面図である。 ＭＯＳトランジスタ１０１を利用してキャパシタを形成する場合の配線形成を模式的に示す上面図である。 ＭＯＳトランジスタ１０１を利用してキャパシタを形成する場合の図３ＡのＩＩＩＢ−ＩＩＩＢ線における配線形成を模式的に示す断面図である。 ＭＯＳトランジスタ１０１を利用して抵抗を形成する場合の配線形成を模式的に示す上面図である。 ＭＯＳトランジスタ１０１を利用して抵抗を形成する場合の図４ＡのＩＶＢ−ＩＶＢ線における配線形成を模式的に示す断面図である。 実施の形態１にかかるマスタスライス方式の半導体集積回路１００の製造工程を模式的に示す断面図である。 実施の形態１にかかるマスタスライス方式の半導体集積回路１００の製造工程を模式的に示す断面図である。 実施の形態１にかかるマスタスライス方式の半導体集積回路１００の製造工程を模式的に示す断面図である。 実施の形態１にかかるマスタスライス方式の半導体集積回路１００の製造工程を模式的に示す断面図である。 実施の形態１にかかるマスタスライス方式の半導体集積回路１００の製造工程を模式的に示す断面図である。 実施の形態２にかかるマスタスライス方式の半導体集積回路２００の要部を模式的に示す上面図である。 実施の形態２にかかるマスタスライス方式の半導体集積回路２００の図６ＡのＶＩＢ−ＶＩＢ線における断面構成を模式的に示す断面図である。 実施の形態２にかかるマスタスライス方式の半導体集積回路２００の図６ＡのＶＩＣ−ＶＩＣ線における断面構成を模式的に示す断面図である。 ＭＯＳトランジスタ２０１をトランジスタとして用いる場合の配線形成を模式的に示す上面図である。 ＭＯＳトランジスタ２０１をトランジスタとして用いる場合の図７ＡのＶＩＩＢ−ＶＩＩＢ線における配線形成を模式的に示す断面図である。 ＭＯＳトランジスタ２０１とポリシリコン層６とを利用してキャパシタを形成する場合の配線形成を模式的に示す上面図である。 ＭＯＳトランジスタ２０１とポリシリコン層６とを利用してキャパシタを形成する場合の図８ＡのＶＩＩＩＢ−ＶＩＩＩＢ線における配線形成を模式的に示す断面図である。 ポリシリコン層６とポリシリコン層２２とを利用してキャパシタを形成する場合の配線形成を模式的に示す上面図である。 ポリシリコン層６とポリシリコン層２２とを利用してキャパシタを形成する場合の図９ＡのＩＸＢ−ＩＸＢ線における配線形成を模式的に示す断面図である。 ＭＯＳトランジスタ２０１を利用して抵抗を形成する場合の配線形成を模式的に示す上面図である。 ＭＯＳトランジスタ２０１を利用して抵抗を形成する場合の図１０ＡのＸＢ−ＸＢ線における配線形成を模式的に示す断面図である。 実施の形態２にかかるマスタスライス方式の半導体集積回路２００の製造工程を模式的に示す断面図である。 実施の形態２にかかるマスタスライス方式の半導体集積回路２００の製造工程を模式的に示す断面図である。 実施の形態３にかかるマスタスライス方式の半導体集積回路３００の要部を模式的に示す上面図である。 実施の形態４にかかるマスタスライス方式の半導体集積回路４００の要部を模式的に示す上面図である。 実施の形態５にかかるマスタスライス方式の半導体集積回路５００の要部を模式的に示す上面図である。

以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。

実施の形態１
まず、実施の形態１にかかるマスタスライス方式の半導体集積回路１００について説明する。マスタスライス方式の半導体集積回路では、配線工程の前段階までの工程が行われる。ここでは、まず、配線工程の前段階におけるマスタスライス方式の半導体集積回路１００の構造について説明する。図１Ａは、実施の形態１にかかるマスタスライス方式の半導体集積回路１００の要部を模式的に示す上面図である。図１Ｂは、実施の形態１にかかるマスタスライス方式の半導体集積回路１００の図１ＡのＩＢ−ＩＢ線における断面構成を模式的に示す断面図である。図１Ｃは、実施の形態１にかかるマスタスライス方式の半導体集積回路１００の図１ＡのＩＣ−ＩＣ線における断面構成を模式的に示す断面図である。マスタスライス方式の半導体集積回路１００には、格子状に素子が形成される。本実施の形態では、点線枠で囲まれる領域が、１つのＭＯＳトランジスタ１０として構成される。

マスタスライス方式の半導体集積回路１００は、ドレイン／ソース領域２、ゲート３、ゲート絶縁膜４、層間絶縁膜５及びポリシリコン層６を有する。ドレイン／ソース領域２は、半導体基板１に形成される。例えば、半導体基板１はｐ型シリコン基板であり、ドレイン／ソース領域２はｎ^＋型の拡散領域である。ゲート絶縁膜４は、２つのドレイン／ソース領域２に挟まれた半導体基板１上に形成される。ゲート絶縁膜４は、例えばシリコン窒化膜である。ゲート３は、ゲート絶縁膜４上に形成される。ゲート３は、例えばポリシリコンからなる。ゲート絶縁膜４の直下の半導体基板１には、ゲート３に電圧が印加されることにより、ｎ型ウェルが形成される。

マスタスライス方式の半導体集積回路１００は、層間絶縁膜５で覆われる。層間絶縁膜５は、例えばプラズマ酸化膜である。なお、図１Ａでは、図面の簡略化のため、層間絶縁膜５を省略している。ポリシリコン層６は、層間絶縁膜５上に形成される。それぞれのドレイン／ソース領域２の上には、層間絶縁膜５及びポリシリコン層６を貫通する開口部７が形成される。

なお、ゲート３は第１の導電層に対応する。本実施の形態では、マスタスライス方式の半導体集積回路上にＭＯＳトランジスタが形成する場合について説明するため、第１の導電層はゲート３となるが、これは例示に過ぎない。例えば、第１の導電層は、ゲート以外の導電層でもよく、例えばポリシリコンからなるシート抵抗などでもよい。

また、ポリシリコン層６は第２の導電層に対応する。第２の導電層は、ポリシリコン層には限定されない。すなわち、第２の導電層は、ポリシリコンの他の導電性材料により形成されてもよい。

なお、図１Ａでは、マスタスライス方式の半導体集積回路１００が２本のゲート３と９個の開口部７を有する例について説明したが、これは例示に過ぎない。よって、ゲート３の本数は２本に限定されない。開口部７の数も９個に限定されない。

続いて、マスタスライス方式の半導体集積回路１００の配線形成について説明する。マスタスライス方式の半導体集積回路１００は、配線の形成位置を選択することにより、様々な素子を形成することができる。以下では、説明の簡略化のため、マスタスライス方式の半導体集積回路１００上に形成されたＭＯＳトランジスタ１０１を例として説明する。

図２Ａは、ＭＯＳトランジスタ１０１をトランジスタとして用いる場合の配線形成を模式的に示す上面図である。図２Ｂは、ＭＯＳトランジスタ１０１をトランジスタとして用いる場合の図２ＡのＩＩＢ−ＩＩＢ線における配線形成を模式的に示す断面図である。図２Ａ及び２Ｂに示すように、配線形成工程では、ＭＯＳトランジスタ１０１とポリシリコン層６よりも上層の配線層（不図示）との間に、ゲート３及びドレイン／ソース領域２を引き上げるためのコンタクトが形成される。ゲート３上には、コンタクト８ａが形成される。コンタクト８ａは、第１のコンタクトに対応する。ドレイン／ソース領域２上には、コンタクト８ｂが形成される。コンタクト８ｂは、第５のコンタクトに対応する。なお、図２Ｂは、ゲート３上に形成されたコンタクト８ａを破線で表示している。これにより、ゲート３及びドレイン／ソース領域２は配線層と接続され、ＭＯＳトランジスタ１０１を駆動することが可能となる。

次いで、ＭＯＳトランジスタ１０１を利用してキャパシタを形成する場合について説明する。図３Ａは、ＭＯＳトランジスタ１０１を利用してキャパシタを形成する場合の配線形成を模式的に示す上面図である。図３Ｂは、ＭＯＳトランジスタ１０１を利用してキャパシタを形成する場合の図３ＡのＩＩＩＢ−ＩＩＩＢ線における配線形成を模式的に示す断面図である。図３Ａ及び３Ｂに示すように、配線形成工程において、ＭＯＳトランジスタ１０１とポリシリコン層６よりも上層の配線層（不図示）との間に、ゲート３及びポリシリコン層６を引き上げるためのコンタクトが形成される。ゲート３上には、コンタクト８ａが形成される。ポリシリコン層６上には、コンタクト８ｃが形成される。コンタクト８ｃは、第２のコンタクトに対応する。なお、図３Ｂは、ゲート３上に形成されたコンタクト８ａを破線で表示している。

ＭＯＳトランジスタ１０１では、ゲート３とポリシリコン層６とは、層間絶縁膜５により電気的に絶縁されている。この構成において、コンタクト８ａ及び８ｃ間に電圧を印加すると、ゲート３及びポリシリコン層６間には電荷が充電される。すなわち、ゲート３及びポリシリコン層を一対の電極とするキャパシタを形成することができる。

次いで、ＭＯＳトランジスタ１０１を利用して抵抗を形成する場合について説明する。図４Ａは、ＭＯＳトランジスタ１０１を利用して抵抗を形成する場合の配線形成を模式的に示す上面図である。図４Ｂは、ＭＯＳトランジスタ１０１を利用して抵抗を形成する場合の図４ＡのＩＶＢ−ＩＶＢ線における配線形成を模式的に示す断面図である。図４Ａ及び４Ｂに示すように、配線形成工程において、ＭＯＳトランジスタ１０１とポリシリコン層６よりも上層の配線層（不図示）との間に、ゲート３を引き上げるためのコンタクトが形成される。ゲート３上には、コンタクト８ａ及び８ｄが形成される。コンタクト８ａとコンタクト８ｄとは、１本のゲート３上の異なる位置に形成される。コンタクト８ｄは、第３のコンタクトに対応する。

ＭＯＳトランジスタ１０１では、ゲート３上の異なる２点にコンタクトが形成される。この構成において、コンタクト８ａ及び８ｄ間に電圧を印加すると、コンタクト８ａ及び８ｄ間には電流が流れる。この際、コンタクト８ａ及び８ｄ間のゲート３は、コンタクト８ａ及び８ｄ間の距離、ゲート３の断面積、ゲート３を構成する材料の抵抗率に応じた抵抗値を有する抵抗として機能する。すなわち、ゲート３上の異なる２点を両端子とする抵抗を形成することができる。

つまり、本実施の形態にかかるマスタスライス方式の半導体集積回路によれば、配線工程で作製するコンタクトの位置を選択するのみで、ＭＯＳトランジスタのセルアレイが形成されたマスタスライス方式の半導体集積回路上に、キャパシタ素子又は抵抗素子を縦積みに配置することができる。よって、半導体基板上の二次元平面上に配置される素子数を削減し、実質的なセル使用率を向上させることができる。従って、本実施の形態にかかるマスタスライス方式の半導体集積回路によれば、回路規模の小型化を実現することができる。

また、本実施の形態にかかるマスタスライス方式の半導体集積回路では、キャパシタ素子の要素となるポリシリコン層６を作製する工程は、配線工程の前段階の工程に配置される。さらに、抵抗素子の構成要素であるゲート３は、予め半導体基板上の素子の構成要素として作製されている。つまり、キャパシタ素子及び抵抗素子を縦積みできるにもかかわらず、キャパシタ素子及び抵抗素子を作製する工程と配線工程とを分離することが可能である。従って、本実施の形態にかかるマスタスライス方式の半導体集積回路によれば、マスタスライス方式の半導体集積回路の利点である短ＴＡＴを損なうことなく、回路規模の小型化を実現することができる。

続いて、マスタスライス方式の半導体集積回路１００の製造方法について説明する。図５Ａ〜Ｅは、実施の形態１にかかるマスタスライス方式の半導体集積回路１００の製造工程を模式的に示す断面図である。まず、半導体基板１上に、例えばフォトリソグラフィ法により、フォトレジスト１１を形成する。その後、フォトレジスト１１をマスクとして、例えばイオン注入法により、ドレイン／ソース領域２を形成する（図５Ａ）。

フォトレジスト１１を除去した後、例えばプラズマＣＶＤ法により、ゲート絶縁膜を形成するための絶縁膜１２を堆積する。その後、例えばプラズマＣＶＤ法により、ゲート３を形成するための導電層１３を形成する（図５Ｂ）。

そして、導電層１３上に、例えばフォトリソグラフィ法により、フォトレジスト１４を形成する。その後、フォトレジスト１４をマスクとして、例えばドライエッチングにより、導電層１３及び絶縁膜１２を除去する。これにより、ゲート絶縁膜４及びゲート３が形成される（図５Ｃ）。

フォトレジスト１４を除去した後、例えばプラズマＣＶＤ法により、層間絶縁膜５を堆積する。その後、例えばプラズマＣＶＤ法により、ポリシリコン層６を堆積する。そして、ポリシリコン層６上に、例えばフォトリソグラフィ法により、フォトレジスト１５を形成する。そして、フォトレジスト１５をマスクとして、例えばドライエッチングにより、ポリシリコン層６を除去する。これにより、ポリシリコン層６が形成される（図５Ｄ）。

フォトレジスト１５を除去した後、そして、層間絶縁膜５及びポリシリコン層６上に、例えばフォトリソグラフィ法により、フォトレジスト１６を形成する。そして、フォトレジスト１６をマスクとして、例えばドライエッチングにより、層間絶縁膜５及びポリシリコン層６を貫通してドレイン／ソース領域２の上面に到達する開口部７を形成する（図５Ｅ）。その後、フォトレジスト１６を除去することにより、配線工程の前段階におけるマスタスライス方式の半導体集積回路１００が作製できる。

なお、これ以後の配線工程については、例えば真空蒸着法により、所望の位置にコンタクトを形成する。そして、ポリシリコンよりも上層の配線層とコンタクトを接続することで、図２Ａ及び２Ｂに示すＭＯＳトランジスタ、図３Ａ及び３Ｂに示すキャパシタ及び図４Ａ及び４Ｂに示す抵抗を形成することができる。

実施の形態２
次に、実施の形態１にかかるマスタスライス方式の半導体集積回路２００について説明する。図６Ａは、実施の形態２にかかるマスタスライス方式の半導体集積回路２００の要部を模式的に示す上面図である。図６Ｂは、実施の形態２にかかるマスタスライス方式の半導体集積回路２００の図６ＡのＶＩＢ−ＶＩＢ線における断面構成を模式的に示す断面図である。図６Ｃは、実施の形態２にかかるマスタスライス方式の半導体集積回路２００の図６ＡのＶＩＣ−ＶＩＣ線における断面構成を模式的に示す断面図である。マスタスライス方式の半導体集積回路２００は、実施の形態１にかかるマスタスライス方式の半導体集積回路１００に層間絶縁膜２１及びポリシリコン層２２を追加した構成を有する。本実施の形態では、点線枠で囲まれる領域が、１つのＭＯＳトランジスタ２０として構成される。

層間絶縁膜２１は、ポリシリコン層６上に形成される。層間絶縁膜２１は、例えばプラズマ酸化膜である。なお、図６Ａでは、図面の簡略化のため、層間絶縁膜２１を省略している。ポリシリコン層２２は、層間絶縁膜２１上に形成される。それぞれのドレイン／ソース領域２の上には、層間絶縁膜５、ポリシリコン層６、層間絶縁膜２１及びポリシリコン層２２を貫通する開口部２７が形成される。

なお、ポリシリコン層２２は第３の導電層に対応する。第３の導電層は、ポリシリコン層には限定されない。すなわち、第３の導電層は、ポリシリコンの他の導電性材料により形成されてもよい。

なお、図６Ａでは、マスタスライス方式の半導体集積回路２００が２本のゲート３と９個の開口部２７を有する例について説明したが、これは例示に過ぎない。よって、ゲート３の本数は２本に限定されない。開口部２７の数も９個に限定されない。

続いて、マスタスライス方式の半導体集積回路２００の配線形成について説明する。マスタスライス方式の半導体集積回路２００は、配線の形成位置を選択することにより、様々な素子を形成することができる。以下では、説明の簡略化のため、マスタスライス方式の半導体集積回路２００上に形成されたＭＯＳトランジスタ２０１を例として説明する。

図７Ａは、ＭＯＳトランジスタ２０１をトランジスタとして用いる場合の配線形成を模式的に示す上面図である。図７Ｂは、ＭＯＳトランジスタ２０１をトランジスタとして用いる場合の図７ＡのＶＩＩＢ−ＶＩＩＢ線における配線形成を模式的に示す断面図である。図７Ａ及び７Ｂに示すように、配線形成工程では、ＭＯＳトランジスタ２０１とポリシリコン層２２よりも上層の配線層（不図示）との間に、ゲート３及びドレイン／ソース領域２を引き上げるためのコンタクトが形成される。ゲート３上には、コンタクト２８ａが形成される。コンタクト２８ａは、第１のコンタクトに対応する。ドレイン／ソース領域２上には、コンタクト２８ｂが形成される。コンタクト２８ｂは、第４のコンタクトに対応する。なお、図７Ｂは、ゲート３上に形成されたコンタクト２８ａを破線で表示している。これにより、ゲート３及びドレイン／ソース領域２は配線層と接続され、ＭＯＳトランジスタ２０１を駆動することが可能となる。

次いで、ＭＯＳトランジスタ２０１とポリシリコン層６とを利用してキャパシタを形成する場合について説明する。図８Ａは、ＭＯＳトランジスタ２０１とポリシリコン層６とを利用してキャパシタを形成する場合の配線形成を模式的に示す上面図である。図８Ｂは、ＭＯＳトランジスタ２０１とポリシリコン層６とを利用してキャパシタを形成する場合の図８ＡのＶＩＩＩＢ−ＶＩＩＩＢ線における配線形成を模式的に示す断面図である。図８Ａ及び８Ｂに示すように、配線形成工程において、ＭＯＳトランジスタ２０１とポリシリコン層２２よりも上層の配線層（不図示）との間に、ゲート３及びポリシリコン層６を引き上げるためのコンタクトが形成される。ゲート３上には、コンタクト２８ａが形成される。ポリシリコン層６上には、コンタクト２８ｃが形成される。コンタクト２８ｃは、第２のコンタクトに対応する。なお、図８Ｂは、ゲート３上に形成されたコンタクト２８ａを破線で表示している。

ＭＯＳトランジスタ２０１では、ゲート３とポリシリコン層６とは、層間絶縁膜５により電気的に絶縁されている。この構成において、コンタクト２８ａ及び２８ｃ間に電圧を印加すると、ゲート３及びポリシリコン層６間には電荷が充電される。すなわち、ゲート３及びポリシリコン層を一対の電極とするキャパシタを形成することができる。

次いで、ポリシリコン層６とポリシリコン層２２とを利用してキャパシタを形成する場合について説明する。図９Ａは、ポリシリコン層６とポリシリコン層２２とを利用してキャパシタを形成する場合の配線形成を模式的に示す上面図である。図９Ｂは、ポリシリコン層６とポリシリコン層２２とを利用してキャパシタを形成する場合の図９ＡのＩＸＢ−ＩＸＢ線における配線形成を模式的に示す断面図である。図９Ａ及び９Ｂに示すように、配線形成工程において、ポリシリコン層６及びポリシリコン層２２とポリシリコン層２２よりも上層の配線層（不図示）との間に、ポリシリコン層６及びポリシリコン層２２を引き上げるためのコンタクトが形成される。ポリシリコン層６上には、コンタクト２８ｃが形成される。ポリシリコン層２２上には、コンタクト２８ｅが形成される。コンタクト２８ｅは、第５のコンタクトに対応する。

ＭＯＳトランジスタ２０１では、ポリシリコン層６とポリシリコン層２２とは、層間絶縁膜２１により電気的に絶縁されている。この構成において、コンタクト２８ａ及び２８ｅ間に電圧を印加すると、ポリシリコン層６及びポリシリコン層２２間には電荷が充電される。すなわち、ポリシリコン層６及びポリシリコン層２２を一対の電極とするキャパシタを形成することができる。

次いで、ＭＯＳトランジスタ２０１を利用して抵抗を形成する場合について説明する。図１０Ａは、ＭＯＳトランジスタ２０１を利用して抵抗を形成する場合の配線形成を模式的に示す上面図である。図１０Ｂは、ＭＯＳトランジスタ２０１を利用して抵抗を形成する場合の図１０ＡのＸＢ−ＸＢ線における配線形成を模式的に示す断面図である。図１０Ａ及び１０Ｂに示すように、配線形成工程において、ＭＯＳトランジスタ２０１とポリシリコン層２２よりも上層の配線層（不図示）との間に、ゲート３を引き上げるためのコンタクトが形成される。ゲート３上には、コンタクト２８ａ及び２８ｄが形成される。コンタクト２８ａとコンタクト２８ｄとは、１本のゲート３上の異なる位置に形成される。コンタクト２８ｄは、第３のコンタクトに対応する。

ＭＯＳトランジスタ２０１では、ゲート３上の異なる２点にコンタクトが形成される。この構成において、コンタクト２８ａ及び２８ｄ間に電圧を印加すると、コンタクト２８ａ及び２８ｄ間には電流が流れる。この際、コンタクト２８ａ及び２８ｄ間のゲート３は、コンタクト２８ａ及び２８ｄ間の距離、ゲート３の断面積、ゲート３を構成する材料の抵抗率に応じた抵抗値を有する抵抗として機能する。すなわち、ゲート３上の異なる２点を両端子とする抵抗を形成することができる。

つまり、本実施の形態にかかるマスタスライス方式の半導体集積回路２００によれば、配線工程で作製するコンタクトの位置を選択するのみで、ＭＯＳトランジスタのセルアレイが形成されたマスタスライス方式の半導体集積回路上に、キャパシタ素子又は抵抗素子を縦積みに配置することができる。よって、半導体基板上の二次元平面上に配置される素子数を削減し、実質的なセル使用率を向上させることができる。従って、本実施の形態にかかるマスタスライス方式の半導体集積回路によれば、実施の形態１にかかるマスタスライス方式の１００と同様に、回路規模の小型化を実現することができる。

また、本実施の形態にかかるマスタスライス方式の半導体集積回路２００では、キャパシタ素子の構成要素となるポリシリコン層６及び２２を作製する工程は、配線工程の前段階の工程に配置される。さらに、抵抗素子の構成要素であるゲート３は、予め半導体基板上の素子の構成要素として作製されている。つまり、キャパシタ素子及び抵抗素子を縦積みできるにもかかわらず、キャパシタ素子及び抵抗素子を作製する工程と配線工程とを分離することが可能である。従って、本実施の形態にかかるマスタスライス方式の半導体集積回路２００によれば、実施の形態１にかかるマスタスライス方式の半導体集積回路１００と同様に、マスタスライス方式の半導体集積回路の利点である短ＴＡＴを損なうことなく、回路規模の小型化を実現することができる。

続いて、マスタスライス方式の半導体集積回路２００の製造方法について説明する。図１１Ａ及び図１１Ｂは、実施の形態２にかかるマスタスライス方式の半導体集積回路２００の製造工程を模式的に示す断面図である。マスタスライス方式の半導体集積回路２００の製造工程は、図５Ａ〜５Ｄについては、実施の形態１にかかるマスタスライス方式の半導体集積回路１００と同様であるので、説明を省略する。

図５Ｄに示す工程の後、例えばプラズマＣＶＤ法により、層間絶縁膜２１を堆積する。その後、例えばプラズマＣＶＤ法により、ポリシリコン層２２を堆積する。そして、ポリシリコン層２２上に、例えばフォトリソグラフィ法により、フォトレジスト２３を形成する。そして、フォトレジスト２３をマスクとして、例えばドライエッチングにより、不要なポリシリコン層２２を除去する（図１１Ａ）。

フォトレジスト２３を除去した後、そして、層間絶縁膜２１及びポリシリコン層２２上に、例えばフォトリソグラフィ法により、フォトレジスト２４を形成する。そして、フォトレジスト２４をマスクとして、例えばドライエッチングにより、層間絶縁膜５、ポリシリコン層６、層間絶縁膜２１及びポリシリコン層２２を貫通してドレイン／ソース領域２の上面に到達する開口部２７を形成する（図１１Ｂ）。その後、フォトレジスト２４を除去することにより、配線工程の前段階におけるマスタスライス方式の半導体集積回路２００が作製できる。

実施の形態３
次に、実施の形態３にかかるマスタスライス方式の半導体集積回路３００について説明する。ここでは、配線工程の前段階におけるマスタスライス方式の半導体集積回路３００の構造について説明する。図１２は、実施の形態３にかかるマスタスライス方式の半導体集積回路３００の要部を模式的に示す上面図である。マスタスライス方式の半導体集積回路３００には、格子状に素子が形成される。本実施の形態では、点線枠で囲まれる領域が、１つのＭＯＳトランジスタ３０として構成される。

マスタスライス方式の半導体集積回路３００は、マスタスライス方式の半導体集積回路１００のポリシリコン層６をポリシリコン層３６に置換した構成を有する。ポリシリコン層３６は、マスタスライス方式の半導体集積回路１００のポリシリコン層６を複数に分割したものである。ポリシリコン層３６は、複数のゲート３を横断して形成され、ゲート３の長手方向に整列している。

なお、ポリシリコン層３６は第１の導電層に対応する。第１の導電層は、実施の形態１と同様に、ポリシリコン層には限定されない。すなわち、第１の導電層は、ポリシリコンの他の導電性材料により形成されてもよい。その他のマスタスライス方式の半導体集積回路３００の構成は、マスタスライス方式の半導体集積回路１００と同様であるので、説明を省略する。

なお、図１２では、マスタスライス方式の半導体集積回路３００が４本のゲート３と２０個の開口部２７を有する例について説明したが、これは例示に過ぎない。よって、ゲート３の本数は４本に限定されない。開口部２７の数も２０個に限定されない。

なお、マスタスライス方式の半導体集積回路３００でトランジスタ、キャパシタ及び抵抗を構成するためのコンタクトの形成要領、マスタスライス方式の半導体集積回路３００の製造方法については、マスタスライス方式の半導体集積回路１００と同様であるので、説明を省略する。

マスタスライス方式の半導体集積回路３００では、ポリシリコン層３６が分割して形成される。よって、マスタスライス方式の半導体集積回路１００と比べて、ポリシリコン層３６とゲート３との間で形成されるキャパシタの容量値が小さくなる。従って、マスタスライス方式の半導体集積回路３００によれば、マスタスライス方式の半導体集積回路１００と同様の効果を奏するだけでなく、よりきめ細やかに容量値を設定することができるマスタスライス方式の半導体集積回路を提供することができる。

実施の形態４
次に、実施の形態４にかかるマスタスライス方式の半導体集積回路４００について説明する。ここでは、配線工程の前段階におけるマスタスライス方式の半導体集積回路４００の構造について説明する。図１３は、実施の形態４にかかるマスタスライス方式の半導体集積回路４００の要部を模式的に示す上面図である。マスタスライス方式の半導体集積回路４００には、格子状に素子が形成される。本実施の形態では、点線枠で囲まれる領域が、１つのＭＯＳトランジスタ４０として構成される。

マスタスライス方式の半導体集積回路４００は、マスタスライス方式の半導体集積回路２００のポリシリコン層２２をポリシリコン層４２に置換した構成を有する。ポリシリコン層４２は、マスタスライス方式の半導体集積回路２００のポリシリコン層２２を複数に分割したものである。ポリシリコン層４２は、複数のゲート３を横断して形成され、ゲート３の長手方向に整列している。

なお、ポリシリコン層４２は第２の導電層に対応する。第２の導電層は、実施の形態２と同様に、ポリシリコン層には限定されない。すなわち、第２の導電層は、ポリシリコンの他の導電性材料により形成されてもよい。その他のマスタスライス方式の半導体集積回路４００の構成は、マスタスライス方式の半導体集積回路２００と同様であるので、説明を省略する。

なお、図１３では、マスタスライス方式の半導体集積回路４００が４本のゲート３と２０個の開口部７を有する例について説明したが、これは例示に過ぎない。よって、ゲート３の本数は４本に限定されない。開口部２７の数も２０個に限定されない。

なお、マスタスライス方式の半導体集積回路４００でトランジスタ、キャパシタ及び抵抗を構成するためのコンタクトの形成要領、マスタスライス方式の半導体集積回路４００の製造方法については、マスタスライス方式の半導体集積回路２００と同様であるので、説明を省略する。

マスタスライス方式の半導体集積回路４００では、ポリシリコン層４２が分割して形成される。よって、マスタスライス方式の半導体集積回路２００と比べて、ポリシリコン層６とポリシリコン層４２との間で形成されるキャパシタの容量値が小さくなる。従って、マスタスライス方式の半導体集積回路４００によれば、マスタスライス方式の半導体集積回路２００と同様の効果を奏するだけでなく、よりきめ細やかに容量値を設定することができるマスタスライス方式の半導体集積回路を提供することができる。

実施の形態５
次に、実施の形態５にかかるマスタスライス方式の半導体集積回路５００について説明する。マスタスライス方式の半導体集積回路５００は、実施の形態２にかかるマスタスライス方式の半導体集積回路２００の変形例である。ここでは、配線工程の前段階におけるマスタスライス方式の半導体集積回路５００の構造について説明する。図１４は、実施の形態５にかかるマスタスライス方式の半導体集積回路５００の要部を模式的に示す上面図である。マスタスライス方式の半導体集積回路５００は、ＭＯＳトランジスタ形成領域５０１及び抵抗素子形成領域５０２を有する。

ＭＯＳトランジスタ形成領域５０１及び抵抗素子形成領域５０２は、ともに半導体基板１上に形成される。図１４では、図面の簡略化のため、ポリシリコン層６及び２２、ＭＯＳトランジスタ形成領域５０１及び抵抗素子形成領域５０２のみを表示している。

ＭＯＳトランジスタ形成領域５０１には、実施の形態２で説明したように、格子状にＭＯＳトランジスタが配置される。抵抗素子形成領域５０２は、半導体基板１に形成された拡散抵抗（不図示）が形成されている。ポリシリコン層６及び２２は、ＭＯＳトランジスタ形成領域５０１の上、抵抗素子形成領域５０２の上、又はＭＯＳトランジスタ形成領域５０１及び抵抗素子形成領域５０２の上をまたいで形成される。

マスタスライス方式の半導体集積回路５００によれば、ＭＯＳトランジスタ形成領域５０１とは異なる抵抗素子形成領域５０２上にも、ポリシリコン層６及び２２を形成することができる。つまり、ＭＯＳトランジスタが配置されていない領域上に、ポリシリコン層６及び２２を形成することができる。よって、ＭＯＳトランジスタが配置されていない領域のポリシリコン層６及び２２にコンタクトを形成することにより、キャパシタを形成することができる。これにより、ＭＯＳトランジスタが配置されていない領域の実効的な素子利用率を向上させることが可能となる。

例えば、高耐圧素子やパワーＭＯＳトランジスタなどの面積の大きい素子では、未使用の素子による未使用部の面積が大きくなってしまう。このような場合に本実施の形態にかかるマスタスライス方式の半導体集積回路５００を適用することで、ＭＯＳトランジスタが配置されていない領域の実効的な素子利用率を向上させ、未使用部の実行的な面積を削減することが可能となる。

なお、本実施の形態では、マスタスライス方式の半導体集積回路５００が抵抗素子形成領域５０２を有する例について説明したが、これは例示に過ぎない。つまり、ＭＯＳトランジスタが配置されていない領域に形成される素子は拡散抵抗に限られず、他の素子が形成されていてもよい。

その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態４では、複数に分割されたポリシリコン層４２と単一のポリシリコン層６を有する例について説明したが、実施の形態３と同様に、ポリシリコン層６を、複数のポリシリコン層３６に分割してもよい。

上述の実施の形態では、各コンタクトは、真空蒸着法に限らず、例えばスパッタやＣＶＤ法などの他の方法により形成することもできる。また、ポリシリコン層６、２２、３６及び４２は、プラズマＣＶＤ法に限らず、例えばスパッタなどの他の方法により形成することもできる。更に、層間絶縁膜５及び２１は、プラズマＣＶＤ法に限らず、例えばスパッタなどの他の方法により形成することもできる。また、ポリシリコン層６、２２、３６及び４２、層間絶縁膜５及び２１は、ドライエッチングに限らず、他の方法によりエッチングすることも可能である。また、エッチングのマスクはフォトレジストに限らず、他のパターニング技術により形成されたパターンを用いることができる。

上記の実施の形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。

（付記１）半導体基板上に形成された第１の導電層と、前記第１の導電層上に前記第１の導電層と電気的に絶縁されて形成され、前記半導体基板上に形成された素子を覆う第２の導電層と、を備える、マスタスライス方式の半導体集積回路。

（付記２）配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記第２の導電層上に第２のコンタクトが形成され、前記第１のコンタクトと前記第２のコンタクトとの間に電圧が印加されることにより、前記第１の導電層及び前記第２の導電層がキャパシタを構成することを特徴とする、付記１に記載のマスタスライス方式の半導体集積回路。

（付記３）配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記第１の導電層上に第３のコンタクトが前記第１のコンタクトと離隔して形成され、前記第１のコンタクトと前記第３のコンタクトとの間に電圧が印加されることにより、前記第１の導電層が抵抗を構成することを特徴とする、付記１に記載のマスタスライス方式の半導体集積回路。

（付記４）前記第２の導電層上に、前記第２の導電層と電気的に絶縁されて形成された第３の導電層を更に備えることを特徴とする、付記１に記載のマスタスライス方式の半導体集積回路。

（付記５）配線工程により、前記第２の導電層上に第２のコンタクトが形成され、前記第３の導電層上に第４のコンタクトが形成され、前記第２のコンタクトと前記第４のコンタクトとの間に電圧が印加されることにより、前記第２の導電層及び前記第３の導電層がキャパシタを構成することを特徴とする、付記４に記載のマスタスライス方式の半導体集積回路。

（付記６）前記第１の導電層は、前記半導体基板上に形成されたＭＯＳトランジスタのゲートであることを特徴とする、付記１乃至５のいずれかに記載のマスタスライス方式の半導体集積回路。

（付記７）前記第１の導電層は、前記半導体基板上に形成されたシート抵抗であることを特徴とする、付記１乃至５のいずれかに記載のマスタスライス方式の半導体集積回路。

（付記８）前記第１の導電層は、前記半導体基板上に形成されたＭＯＳトランジスタのゲートであり、 前記ＭＯＳトランジスタは、前記第２の導電層の下部に形成された、当該ＭＯＳトランジスタのドレイン又はソースである拡散領域を更に備えることを特徴とする、付記１に記載のマスタスライス方式の半導体集積回路。

（付記９）配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記拡散領域上に前記第２の導電層を貫通する開口部内に第５のコンタクトが形成され、前記第１のコンタクトを介して前記ゲートに電圧が印加されることにより、前記ＭＯＳトランジスタが駆動されることを特徴とする、付記８に記載のマスタスライス方式の半導体集積回路。

（付記１０）前記半導体基板上に、複数の前記ＭＯＳトランジスタが形成されることを特徴とする、付記８又は９に記載のマスタスライス方式の半導体集積回路。

（付記１１）前記複数の前記ＭＯＳトランジスタは、前記第２の導電層を共有することを特徴とする、付記１０に記載のマスタスライス方式の半導体集積回路。

（付記１２）前記複数の前記ＭＯＳトランジスタは、前記ゲート及び前記拡散領域を共有することを特徴とする、付記１０又は１１に記載のマスタスライス方式の半導体集積回路。

（付記１３）前記半導体基板上に、複数の前記ＭＯＳトランジスタが格子状に形成されることを特徴とする、付記８又は９に記載のマスタスライス方式の半導体集積回路。

（付記１４）前記複数の前記ＭＯＳトランジスタは、前記第２の導電層を共有することを特徴とする、付記１３に記載のマスタスライス方式の半導体集積回路。

（付記１５）前記第１の導電層は、前記半導体基板上に形成されたＭＯＳトランジスタのゲートであり、前記ＭＯＳトランジスタは、前記第２の導電層の下部に形成された、当該ＭＯＳトランジスタのドレイン又はソースである拡散領域を更に備えることを特徴とする、付記４に記載のマスタスライス方式の半導体集積回路。

（付記１６）配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記拡散領域上に前記第２の導電層及び前記第３の導電層を貫通する開口部内に第５のコンタクトが形成され、前記第１のコンタクトを介して前記ゲートに電圧が印加されることにより、前記ＭＯＳトランジスタが駆動されることを特徴とする、付記１５に記載のマスタスライス方式の半導体集積回路。

（付記１７）前記半導体基板上に、複数の前記ＭＯＳトランジスタが形成されることを特徴とする、付記１５又は１６に記載のマスタスライス方式の半導体集積回路。

（付記１８）前記複数の前記ＭＯＳトランジスタは、前記第２の導電層及び前記第３の導電層の両方又は一方を共有することを特徴とする、付記１７に記載のマスタスライス方式の半導体集積回路。

（付記１９）前記複数の前記ＭＯＳトランジスタは、前記ゲート及び前記拡散領域を共有することを特徴とする、付記１７又は１８に記載のマスタスライス方式の半導体集積回路。

（付記２０）前記半導体基板上に、複数の前記ＭＯＳトランジスタが格子状に形成されることを特徴とする、付記１５又は１６に記載のマスタスライス方式の半導体集積回路。

（付記２１）前記複数の前記ＭＯＳトランジスタは、前記第２の導電層及び前記第３の導電層の両方又は一方を共有することを特徴とする、付記２０に記載のマスタスライス方式の半導体集積回路。

（付記２２）前記第１乃至３の導電層は、前記半導体基板の第１及び第２の領域のそれぞれに形成され、前記第１の領域には前記ＭＯＳトランジスタが形成され、前記第２の領域には前記ＭＯＳトランジスタ以外の素子が形成されることを特徴とする、付記１５乃至２１のいずれかに記載のマスタスライス方式の半導体集積回路。

（付記２３）前記第１の導電層及び前記第２の導電層は、ポリシリコンからなることを特徴とする、付記１乃至２２のいずれかに記載のマスタスライス方式の半導体集積回路。

（付記２４）前記第１乃至３の導電層は、ポリシリコンからなることを特徴とする、付記４、５及び１５乃至２２のいずれかに記載のマスタスライス方式の半導体集積回路。

（付記２５）前記第１の導電層と前記第２の導電層との間に形成された第１の層間絶縁膜を更に備えることを特徴とする、付記１乃至２４に記載のマスタスライス方式の半導体集積回路。

（付記２６）前記開口部は、前記第１の層間絶縁膜を貫通して形成されることを特徴とする、付記２５に記載のマスタスライス方式の半導体集積回路。

（付記２７）前記第１の導電層と前記第２の導電層との間に形成された第１の層間絶縁膜と、前記第２の導電層と前記第３の導電層との間に形成された第２の層間絶縁膜と、を更に備えることを特徴とする、付記４、５、１５乃至２２及び２４のいずれかに記載のマスタスライス方式の半導体集積回路。

（付記２８）前記開口部は、前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通して形成されることを特徴とする、付記２７に記載のマスタスライス方式の半導体集積回路。

（付記２９）第１の導電層を、半導体基板上に形成し、第２の導電層を、前記第１の導電層上に前記第１の導電層と電気的に絶縁して、前記半導体基板上に形成された素子を覆って形成する、マスタスライス方式の半導体集積回路の製造方法。

（付記３０）配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記第２の導電層上に第２のコンタクトが形成され、前記第１のコンタクトと前記第２のコンタクトとの間に電圧が印加されることにより、前記第１の導電層及び前記第２の導電層がキャパシタを構成することを特徴とする、付記２９に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記３１）配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記第１の導電層上に第３のコンタクトが前記第１のコンタクトと離隔して形成され、前記第１のコンタクトと前記第３のコンタクトとの間に電圧が印加されることにより、前記第１の導電層が抵抗を構成することを特徴とする、付記２９に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記３２）第３の導電層を、前記第２の導電層上に、前記第２の導電層と電気的に絶縁して形成することを特徴とする、付記２９に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記３３）配線工程により、前記第２の導電層上に第２のコンタクトが形成され、前記第３の導電層上に第４のコンタクトが形成され、前記第２のコンタクトと前記第４のコンタクトとの間に電圧が印加されることにより、前記第２の導電層及び前記第３の導電層がキャパシタを構成することを特徴とする、 付記３２に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記３４）前記第１の導電層は、前記半導体基板上に形成されたＭＯＳトランジスタのゲートであることを特徴とする、付記２９乃至３３のいずれかに記載のマスタスライス方式の半導体集積回路の製造方法。

（付記３５）前記第１の導電層は、前記半導体基板上に形成されたシート抵抗であることを特徴とする、付記２９乃至３３のいずれかに記載のマスタスライス方式の半導体集積回路の製造方法。

（付記３６）前記第１の導電層は、前記半導体基板上に形成されたＭＯＳトランジスタのゲートであり、前記ＭＯＳトランジスタのドレイン又はソースである拡散領域を、前記第２の導電層の下部に形成することを特徴とする、付記２９に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記３７）配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記拡散領域上に前記第２の導電層を貫通する開口部内に第５のコンタクトが形成され、前記第１のコンタクトを介して前記ゲートに電圧が印加されることにより、前記ＭＯＳトランジスタが駆動されることを特徴とする、付記３６に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記３８）前記半導体基板上に、複数の前記ＭＯＳトランジスタを形成することを特徴とする、付記３６又は３７に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記３９）前記複数の前記ＭＯＳトランジスタは、前記第２の導電層を共有することを特徴とする、付記３８に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記４０）前記複数の前記ＭＯＳトランジスタは、前記ゲート及び前記拡散領域を共有することを特徴とする、付記３８又は３９に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記４１）前記半導体基板上に、複数の前記ＭＯＳトランジスタを格子状に形成することを特徴とする、付記３６又は３７に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記４２）前記複数の前記ＭＯＳトランジスタは、前記第２の導電層を共有することを特徴とする、付記４１に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記４３）前記第１の導電層は、前記半導体基板上に形成されたＭＯＳトランジスタのゲートであり、前記ＭＯＳトランジスタのドレイン又はソースである拡散領域を、前記第２の導電層の下部に形成することを特徴とする、付記３２に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記４４）配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記拡散領域上に前記第２の導電層及び前記第３の導電層を貫通する開口部内に第５のコンタクトが形成され、前記第１のコンタクトを介して前記ゲートに電圧が印加されることにより、前記ＭＯＳトランジスタが駆動されることを特徴とする、付記４３に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記４５）前記半導体基板上に、複数の前記ＭＯＳトランジスタを形成することを特徴とする、付記４３又は４４に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記４６）前記複数の前記ＭＯＳトランジスタは、前記第２の導電層及び前記第３の導電層の両方又は一方を共有することを特徴とする、付記４５に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記４７）前記複数の前記ＭＯＳトランジスタは、前記ゲート及び前記拡散領域を共有することを特徴とする、付記４５又は４６に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記４８）前記半導体基板上に、複数の前記ＭＯＳトランジスタを格子状に形成することを特徴とする、付記４３又は４４に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記４９）前記複数の前記ＭＯＳトランジスタは、前記第２の導電層及び前記第３の導電層の両方又は一方を共有することを特徴とする、付記４８に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記５０）前記第１乃至３の導電層を、前記半導体基板の第１及び第２の領域のそれぞれに形成し、前記第１の領域では前記ＭＯＳトランジスタを形成し、前記第２の領域では前記ＭＯＳトランジスタ以外の素子を形成することを特徴とする、付記４３乃至４９のいずれかに記載のマスタスライス方式の半導体集積回路の製造方法。

（付記５１）前記第１の導電層及び前記第２の導電層は、ポリシリコンからなることを特徴とする、付記２９乃至５０のいずれかに記載のマスタスライス方式の半導体集積回路の製造方法。

（付記５２）前記第１乃至３の導電層は、ポリシリコンからなることを特徴とする、
付記３２、３３及び４３乃至５０のいずれかに記載のマスタスライス方式の半導体集積回路の製造方法。

（付記５３）第１の層間絶縁膜を、前記第１の導電層と前記第２の導電層との間に形成することを特徴とする、付記２９乃至５２のいずれかに記載のマスタスライス方式の半導体集積回路の製造方法。

（付記５４）前記開口部を、前記第１の層間絶縁膜を貫通して形成することを特徴とする、付記５３に記載のマスタスライス方式の半導体集積回路の製造方法。

（付記５５）第１の層間絶縁膜を、前記第１の導電層と前記第２の導電層との間に形成し、第２の層間絶縁膜を、前記第２の導電層と前記第３の導電層との間にすることを特徴とする、付記３２、３３、４３乃至５０及び５２のいずれかに記載のマスタスライス方式の半導体集積回路の製造方法。

（付記５６）前記開口部を、前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通して形成することを特徴とする、付記５５に記載のマスタスライス方式の半導体集積回路の製造方法。

１ 半導体基板
２ ドレイン／ソース領域
３ ゲート
４ ゲート絶縁膜
５、２１ 層間絶縁膜
６、２２、３６、４２ ポリシリコン層
７、２７ 開口部
８ａ〜８ｄ、２８ａ〜２８ｅ コンタクト
１０、２０、３０、４０ ＭＯＳトランジスタ
１１、１４〜１６、２３、２４ フォトレジスト
１２ 絶縁膜
１３ 導電層
１００、２００、３００、４００ マスタスライス方式の半導体集積回路
１０１、２０１ ＭＯＳトランジスタ

Claims (20)

1. 半導体基板上に形成された第１の導電層と、
   前記第１の導電層上に前記第１の導電層と電気的に絶縁されて形成され、前記半導体基板上に形成された素子を覆う第２の導電層と、を備える、
   マスタスライス方式の半導体集積回路。
2. 配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記第２の導電層上に第２のコンタクトが形成され、前記第１のコンタクトと前記第２のコンタクトとの間に電圧が印加されることにより、前記第１の導電層及び前記第２の導電層がキャパシタを構成することを特徴とする、
   請求項１に記載のマスタスライス方式の半導体集積回路。
3. 配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記第１の導電層上に第３のコンタクトが前記第１のコンタクトと離隔して形成され、前記第１のコンタクトと前記第３のコンタクトとの間に電圧が印加されることにより、前記第１の導電層が抵抗を構成することを特徴とする、
   請求項１に記載のマスタスライス方式の半導体集積回路。
4. 前記第２の導電層上に、前記第２の導電層と電気的に絶縁されて形成された第３の導電層を更に備えることを特徴とする、
   請求項１に記載のマスタスライス方式の半導体集積回路。
5. 配線工程により、前記第２の導電層上に第２のコンタクトが形成され、前記第３の導電層上に第４のコンタクトが形成され、前記第２のコンタクトと前記第４のコンタクトとの間に電圧が印加されることにより、前記第２の導電層及び前記第３の導電層がキャパシタを構成することを特徴とする、
   請求項４に記載のマスタスライス方式の半導体集積回路。
6. 前記第１の導電層は、前記半導体基板上に形成されたＭＯＳトランジスタのゲートであり、
   前記ＭＯＳトランジスタは、前記第２の導電層の下部に形成された、当該ＭＯＳトランジスタのドレイン又はソースである拡散領域を更に備えることを特徴とする、
   請求項１に記載のマスタスライス方式の半導体集積回路。
7. 配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記拡散領域上に前記第２の導電層を貫通する開口部内に第５のコンタクトが形成され、前記第１のコンタクトを介して前記ゲートに電圧が印加されることにより、前記ＭＯＳトランジスタが駆動されることを特徴とする、
   請求項６に記載のマスタスライス方式の半導体集積回路。
8. 前記第１の導電層は、前記半導体基板上に形成されたＭＯＳトランジスタのゲートであり、
   前記ＭＯＳトランジスタは、前記第２の導電層の下部に形成された、当該ＭＯＳトランジスタのドレイン又はソースである拡散領域を更に備えることを特徴とする、
   請求項４に記載のマスタスライス方式の半導体集積回路。
9. 配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記拡散領域上に前記第２の導電層及び前記第３の導電層を貫通する開口部内に第５のコンタクトが形成され、前記第１のコンタクトを介して前記ゲートに電圧が印加されることにより、前記ＭＯＳトランジスタが駆動されることを特徴とする、
   請求項８に記載のマスタスライス方式の半導体集積回路。
10. 前記第１乃至３の導電層は、前記半導体基板の第１及び第２の領域のそれぞれに形成され、
    前記第１の領域には前記ＭＯＳトランジスタが形成され、
    前記第２の領域には前記ＭＯＳトランジスタ以外の素子が形成されることを特徴とする、
    請求項８又は９に記載のマスタスライス方式の半導体集積回路。
11. 第１の導電層を、半導体基板上に形成し、
    第２の導電層を、前記第１の導電層上に前記第１の導電層と電気的に絶縁して、前記半導体基板上に形成された素子を覆って形成する、
    マスタスライス方式の半導体集積回路の製造方法。
12. 配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記第２の導電層上に第２のコンタクトが形成され、前記第１のコンタクトと前記第２のコンタクトとの間に電圧が印加されることにより、前記第１の導電層及び前記第２の導電層がキャパシタを構成することを特徴とする、
    請求項１１に記載のマスタスライス方式の半導体集積回路の製造方法。
13. 配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記第１の導電層上に第３のコンタクトが前記第１のコンタクトと離隔して形成され、前記第１のコンタクトと前記第３のコンタクトとの間に電圧が印加されることにより、前記第１の導電層が抵抗を構成することを特徴とする、
    請求項１１に記載のマスタスライス方式の半導体集積回路の製造方法。
14. 第３の導電層を、前記第２の導電層上に、前記第２の導電層と電気的に絶縁して形成することを特徴とする、
    請求項１１に記載のマスタスライス方式の半導体集積回路の製造方法。
15. 配線工程により、前記第２の導電層上に第２のコンタクトが形成され、前記第３の導電層上に第４のコンタクトが形成され、前記第２のコンタクトと前記第４のコンタクトとの間に電圧が印加されることにより、前記第２の導電層及び前記第３の導電層がキャパシタを構成することを特徴とする、
    請求項１４に記載のマスタスライス方式の半導体集積回路の製造方法。
16. 前記第１の導電層は、前記半導体基板上に形成されたＭＯＳトランジスタのゲートであり、
    前記ＭＯＳトランジスタのドレイン又はソースである拡散領域を、前記第２の導電層の下部に形成することを特徴とする、
    請求項１１に記載のマスタスライス方式の半導体集積回路の製造方法。
17. 配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記拡散領域上に前記第２の導電層を貫通する開口部内に第５のコンタクトが形成され、前記第１のコンタクトを介して前記ゲートに電圧が印加されることにより、前記ＭＯＳトランジスタが駆動されることを特徴とする、
    請求項１６に記載のマスタスライス方式の半導体集積回路の製造方法。
18. 前記第１の導電層は、前記半導体基板上に形成されたＭＯＳトランジスタのゲートであり、
    前記ＭＯＳトランジスタのドレイン又はソースである拡散領域を、前記第２の導電層の下部に形成することを特徴とする、
    請求項１４に記載のマスタスライス方式の半導体集積回路の製造方法。
19. 配線工程により、前記第１の導電層上に第１のコンタクトが形成され、前記拡散領域上に前記第２の導電層及び前記第３の導電層を貫通する開口部内に第５のコンタクトが形成され、前記第１のコンタクトを介して前記ゲートに電圧が印加されることにより、前記ＭＯＳトランジスタが駆動されることを特徴とする、
    請求項１８に記載のマスタスライス方式の半導体集積回路の製造方法。
20. 前記第１乃至３の導電層を、前記半導体基板の第１及び第２の領域のそれぞれに形成し、
    前記第１の領域では前記ＭＯＳトランジスタを形成し、
    前記第２の領域では前記ＭＯＳトランジスタ以外の素子を形成することを特徴とする、
    請求項１８又は１９に記載のマスタスライス方式の半導体集積回路の製造方法。

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