TWI780425B - 積體電路裝置及其形成方法、形成佈局圖方法 - Google Patents

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吳國暉
林威呈
莊惠中
曾健庭
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Abstract

一種積體電路裝置包含閘極結構、電晶體、第三源極/汲極結構、第四源極/汲極結構和導電結構。閘極結構包括橫向地鄰近閘極的隔離層；電晶體包括第一源極/汲極結構、第二源極/汲極結構以及延伸通過閘極的通道；第三源極/汲極結構覆蓋第一源極/汲極結構；第四源極/汲極結構覆蓋第二源極/汲極結構；導電結構覆蓋隔離層並用以將第三源極/汲極結構電連接到第四源極/汲極結構。

Description

積體電路裝置及其形成方法、形成佈局圖方法
本公開涉及一種積體電路裝置、方法、佈局和系統。
積體電路(integrated circuit)通常包括根據一個或多個積體電路佈局圖製造的多個積體電路裝置。積體電路裝置有時包括互補式場效應電晶體(complementary field effect transistor,CFET)裝置，其中，在包括共享閘極的堆疊配置中，上部場效應電晶體覆蓋下部場效應電晶體。
依據本公開之部分實施例，提供一種積體電路裝置，其包含：閘極結構、電晶體、第三源極/汲極結構、第四源極/汲極結構和導電結構。閘極結構包括橫向地鄰近閘極的隔離層；電晶體包括第一源極/汲極結構、第二源極/汲極結構以及延伸通過閘極的通道；第三源極/汲極結構覆蓋第一源極/汲極結構；第四源極/汲極結構覆蓋第 二源極/汲極結構；導電結構覆蓋隔離層並用以將第三源極/汲極結構電連接到第四源極/汲極結構。
依據本公開之部分實施例，提供一種形成積體電路裝置的方法，包含：透過去除第一電晶體的通道的至少一部分和閘極的一部分來形成凹槽，其中第一電晶體和其下方的一第二電晶體共用閘極；使用介電材料填充凹槽以形成隔離層；以及形成縫隙通孔於隔離層上。
依據本公開之部分實施例，提供一種形成積體電路佈局圖的方法，包含：重疊互補式場效應電晶體的上部電晶體的通道區域與互補式場效應電晶體的閘極區域於積體電路佈局中，從而定義了通道重疊區域；決定隔離區域於積體電路佈局中的位置，隔離區域包含整個重疊區域；使隔離區域與導電區域相交；以及依據積體電路佈局形成積體電路佈局圖。
100:積體電路裝置
100A:積體電路裝置
100B:積體電路裝置
100C:積體電路裝置
100D:基板
110:閘極結構
112:閘極
112B:閘極
112C:閘極
112S:上表面
114:隔離層
114R:凹槽
114S:上表面
116:閘極通孔
116A:通孔
116B:通孔
117:通孔
117A:通孔
117B:通孔
117C:通孔
117D:通孔
117E:通孔
120:下部結構
122:源極/汲極結構
124:源極/汲極結構
125:源極/汲極結構、場效應電晶體
126:通道
127:源極/汲極結構
130:上部結構
132:源極/汲極結構
132E:磊晶層
132MD:類金屬定義層
134:源極/汲極結構
134E:磊晶層
134MD:類金屬定義層
135:導電裝置、源極/汲極結構
136:通道
136A:通道部分
136B:通道部分
137:源極/汲極結構
138:導電結構
138D:絕緣層
138D2:源極/汲極通孔
138D4:源極/汲極通孔
138SD2:源極/汲極通孔
138SD4:源極/汲極通孔
138VG:縫隙通孔
141:導電結構
142:導電結構
143:導電結構
144:導電結構
145:導電結構
200:方法
210:步驟
220:步驟
230:步驟
240:步驟
250:步驟
260:步驟
270:步驟
300:積體電路裝置
300C:互補式場效應電晶體
300SD:源極/汲極通孔
300VG:閘極通孔
312:閘極
326:下通道
334:源極/汲極通孔
336:上通道
400:方法
410:步驟
420:步驟
430:步驟
440:步驟
450:步驟
460:步驟
470:步驟
500:積體電路佈局圖
500CO:通道重疊區域
512:閘極區域
514:隔離區域
516:通孔區域
532:源極/汲極區域
534:源極/汲極區域
536:通道區域
538:導電區域
600A:積體電路佈局圖
600AS:示意圖
600B:積體電路佈局圖
600BS:示意圖
600C:積體電路佈局圖
600CS:示意圖
612A:閘極區域
612B:閘極區域
612C:閘極區域
616A:通孔區域
616B:通孔區域
617:通孔區域
617A:通孔區域
617B:通孔區域
617C:通孔區域
617D:通孔區域
617E:通孔區域
618:通孔區域
619:通孔區域
622:源極/汲極區域
624:源極/汲極區域
625:源極/汲極區域
627:源極/汲極區域
635:源極/汲極區域
636A:通道區域
636C:通道區域
637:源極/汲極區域
641:導電區域
642:導電區域
643:導電區域
644:導電區域
645:導電區域
646:導電區域
647:導電區域
700:系統
702:處理器
704:電腦可讀取儲存媒體/記憶體
706:電腦程式碼/指令
707:積體電路佈局圖
708:匯流排
710:輸入/輸出介面
712:網路介面
714:網路
742:使用者界面
800:系統
820:設計廠商
822:佈局圖
830:光罩廠商
832:數據準備
844:光罩製造
845:光罩
850:積體電路製造商
852:製造工具
853:半導體晶片
860:積體電路裝置
A-A’:平面
A1:閘極
A2:閘極
B-B’:平面
B1:閘極
B2:閘極
D1:尺寸
D2:尺寸
D3:尺寸
D4:尺寸
D5:尺寸
D6:尺寸
D7:尺寸
D8:尺寸
M1:光罩
N1:N型金屬氧化物半導體電晶體
N2:N型金屬氧化物半導體電晶體
N3:N型金屬氧化物半導體電晶體
N4:N型金屬氧化物半導體電晶體
P1:P型金屬氧化物半導體電晶體
P2:P型金屬氧化物半導體電晶體
P3:P型金屬氧化物半導體電晶體
P4:P型金屬氧化物半導體電晶體
S:源極/汲極端
S':源極/汲極端
Z:導電路徑
當結合附圖閱讀時，根據以下詳細描述可以最好地理解本公開的各方面。應理解，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚起見，各種特徵的尺寸可以任意增加或減小。
第1A圖至第1D圖是根據部分實施例之積體電路裝置的示意圖。
第2圖是根據部分實施例之製造積體電路裝置的方法的流 程圖。
第3A圖至第3G圖是根據部分實施例之在各種製造階段的積體電路裝置的示意圖。
第4圖是根據部分實施例之形成積體電路佈局圖的方法的流程圖。
第5圖描繪了根據部分實施例的積體電路佈局圖。
第6A1圖描繪了根據部分實施例的積體電路佈局圖。
第6A2圖是根據部分實施例之積體電路裝置的示意圖。
第6A3圖是根據部分實施例之積體電路裝置的示意圖。
第6B1圖描繪了根據部分實施例的積體電路佈局圖。
第6B2圖是根據部分實施例之積體電路裝置的示意圖。
第6B3圖是根據部分實施例之積體電路裝置的示意圖。
第6C1圖描繪了根據部分實施例的積體電路佈局圖。
第6C2圖是根據部分實施例之積體電路裝置的示意圖。
第6C3圖和第6C4圖是根據部分實施例之積體電路裝置的示意圖。
第7圖是根據部分實施例之電子設計自動化(electronic design automation,EDA)系統的方框圖。
第8圖是根據部分實施例之積體電路製造系統以及與其相關聯的積體電路製造流程的方框圖。
本公開提供了許多不同的實施例或示例以用於實現所提供的主題的不同特徵。為了簡化本公開，下面描 述元件、值、步驟、材料、配置等的特定示例。當然，這些僅是示例，並不旨在進行限制。可以預期其他元件、值、步驟、材料、配置等。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵的實施例可以包括形成第一特徵和第二特徵直接接觸的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
更甚者，空間相對的詞彙，例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙，於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同的轉向。或者，這些裝置可旋轉(旋轉90度或其他角度)，且在此使用的空間相對的描述語可作對應的解讀。
在各種實施例中，互補式場效應電晶體裝置的閘極包括被導電結構跨越的隔離層，使得上部場效應電晶體結構的源極/汲極結構彼此電連接並與被包含在下部場效應電晶體結構中的閘極隔離。透過在隔離層上包括導電結構，互補式場效應電晶體裝置能夠提供與互補式場效應電晶體裝置相鄰的電路元件之間的電連接，而無需使用上覆金屬層(例如，第一金屬層)的一部分。因此， 與其中互補式場效應電晶體裝置不包括橫跨閘極之隔離的導電結構的方法相比，包括這種互補式場效應電晶體裝置的電路和電路佈局因此需要更少的佈線資源並且具有改進的佈線靈活性。
第1A圖至第1D圖是根據部分實施例之包括覆蓋在隔離層114上的導電結構138的積體電路裝置100之示意圖。在各種實施例中，透過執行方法200和/或400之一些或全部的步驟來形成積體電路裝置100(在部分實施例中也稱為改良的互補式場效應電晶體裝置)，和/或基於下面關於第4圖至第6C4圖所討論之積體電路佈局圖500、600A、600B或600C來配置積體電路裝置100。在部分實施例中，積體電路裝置100被包括在由積體電路製造商850製造的積體電路裝置860中(如下關於第8圖所述)。
第1A圖描繪了包括X、Y和Z方向的積體電路裝置100的透視圖。第1B圖繪示積體電路裝置100的平面圖，此平面圖包括X方向和Y方向，沿X方向與平面A-A’的交集以及沿Y方向與平面B-B’的交集。第1C圖描繪了沿著包括X方向和Z方向的平面A-A’之積體電路裝置100的橫截面圖，而第1D圖描繪了沿著包括Y方向和Z方向的平面B-B’之積體電路裝置100的橫截面圖。
積體電路裝置100包括覆蓋基板100D的閘極結構110，覆蓋基板100D的下部結構120和覆蓋下部 結構120的上部結構130。當至少一部分的第一元件在正Z方向上與至少一部分的第二元件對齊時，將第一元件視為覆蓋第二元件。
閘極結構110包括沿Y方向延伸的閘極112、在閘極112內的隔離層114和覆蓋閘極112的閘極通孔116。下部結構120包括在X方向上排成一列的源極/汲極結構122和124和通道126。上部結構130包括在X方向上排成一列的源極/汲極結構132和134以及通道部分136A和136B，以及沿著X方向延伸並且覆蓋在源極/汲極結構132和134以及通道部分136A和136B上的導電結構138。
通道126電連接到源極/汲極結構122和124中的每一個並延伸穿過閘極112，並且閘極112電連接到閘極通孔116。下部結構120和閘極結構110從而被配置為包括對應於源極/汲極結構122和124的源極/汲極端以及對應於閘極通孔116的閘極端的場效應電晶體125(如下文所述)。
通道部分136A電連接到源極/汲極結構132，通道部分136B電連接到源極/汲極結構134；通道部分136A和136B透過隔離層114彼此電絕緣並且與閘極112電絕緣。導電結構138電連接到源極/汲極結構132和134中的每一個。因此，上部結構130和閘極結構110為用以與場效應電晶體125電隔離的導電裝置135，並且其包括如下所述之與源極/汲極結構132 和134相對應的端。
為了清楚起見，簡化了第1A圖至第1D圖中對積體電路裝置100的描述。為了簡化下面的討論，第1A圖至第1D圖描繪了具有被包含在內、未被繪示或具有簡化的形狀和/或具有簡化的尺寸、形狀和/或具有與其他特徵之對齊關係的各種特徵之積體電路裝置100的視圖。在各種實施例中，積體電路裝置100除了第1A圖至第1D圖中所描繪的元件之外還包括一個或多個特徵(未繪示)(例如，接觸、介電質層、通孔、金屬段或電源線、金屬互連、電晶體元件、井、隔離結構等)。
基板100D是適合形成一個或多個積體電路裝置之半導體晶片(例如，下面關於第8圖所討論之半導體晶片853)的一部分。在各種實施例中，基板100D包括包含一種或多種施體摻雜劑(donor dopants)(例如，磷(P)或砷(As))的n型矽(Si)，或者包含一種或多種受體摻雜劑(accepto dopants)(例如，硼(B)或鋁(Al))的p型矽。
通道126和通道部分136A和136B(統稱為通道部分136A/136B)中的每一個是沿X方向延伸的一個或多個半導體結構，其包括一種或多種半導體材料，並且可作為場效應電晶體裝置的元件。在各種實施例中，通道126或通道部分136A/136B之一或兩者包括矽(Si)、磷化銦(InP)、鍺(Ge)、砷化鎵(GaAs)、矽鍺(SiGe)、砷化銦(InAs)、碳化矽(SiC)或 其他合適的半導體材料中的一種或多種。
在各種實施例中，通道126或通道部分136A/136B之一或兩者包括磊晶層、奈米片或其他合適的半導體結構中的一個或多個。術語「奈米片」是指實質上二維的材料，其是一個單層的厚度或幾個單層的厚度，從而在部分實施例中具有從1奈米(nm)到100nm的範圍的厚度，並且具有例如從幾百奈米到大於一微米的橫向尺寸。在一些實施例中，奈米片或奈米片堆疊定義類金屬定義段(metal-like defined,MD)。
在各個實施例中，類金屬定義段包括至少一個金屬層的一部分，其中金屬層包含例如，銅(Cu)、銀(Ag)、鎢(W)、鈦(Ti)、鎳(Ni)、錫(Sn)、鋁(Al)或其他金屬或其他適合在積體電路結構元件之間提供低電阻電連接的材料中的一種或多種(即，低於預定閾值的電阻值，此預定閥值對應於在電路性能中基於電阻效應的一個或多個容忍度)。
在各種實施例中，類金屬定義段包括半導體基板的一部分和/或磊晶層，其具有足以使此段具有低電阻值的摻雜濃度(例如，基於佈植製程的摻雜濃度)。在各種實施例中，摻雜的類金屬定義段包括矽(Si)、矽鍺(SiGe)、矽碳(SiC)、硼(B)、磷(P)、砷(As)、鎵(Ga)、如上所述的金屬或適合於提供低電阻值的另一種材料中的一種或多種。在部分實施例中，類金屬定 義段包括摻雜濃度為約1×1016每立方公分(cm-3)或更高的摻雜劑。
在部分實施例中，通道126或通道部分136A/136B之一包括包含一種或多種施體摻雜劑的n型半導體材料，而通道126或通道部分136A/136B之另一個包括包含一種或多種受體摻雜劑的p型半導體材料，因此通道126和通道部分136A/136B包括不同類型的半導體材料。在部分實施例中，通道126和通道部分136A/136B中的每一個包括相同的n型或p型半導體材料。
將源極/汲極結構122和124配置為具有與通道126相反的摻雜類型的半導體結構，並且將源極/汲極結構132和134配置為具有與通道部分136A/136B相反的摻雜類型的半導體結構。在部分實施例中，將源極/汲極結構122、124、132或134中的一個或多個配置為具有比對應的通道126或通道部分136A/136B更低的電阻率。在部分實施例中，源極/汲極結構122、124、132和134中的一個或多個部分的摻雜濃度大於相應的通道126或通道部分136A/136B中存在的一種或多種摻雜濃度。在各種實施例中，源極/汲極結構122、124、132或134中的一個或多個包括半導體材料(例如，矽(Si)、矽鍺(SiGe)和/或碳化矽(SiC))的磊晶區域。在各種實施例中，源極/汲極結構122、124、132或134中的一個或多個包括一個或多個類金 屬定義段。
閘極112是包括實質上被一個或多個介電質層(未繪示)包圍的一種或多種導電材料的體積，此介電質層包括用以將一種或多種導電材料與上面的、下面的和/或相鄰的結構(例如，通道126)電隔離的一種或多種介電材料。
導電材料包括多晶矽、銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、釕(Ru)中的一種或多種或一種或多種其他金屬和/或一種或多種其他合適的材料。介電材料包括二氧化矽(SiO2)、氮化矽(Si3N4)和/或高介電常數(k)介電材料中的一種或多種，其中高介電常數介電材料為介電常數值大於3.8或7.0的介電材料(例如，氧化鋁(Al2O3)、氧化鉿(HfO2)、五氧化鉭(Ta2O5)或氧化鈦(TiO2)或其他合適的材料)。
在第1A圖至第1D圖中所示的實施例，閘極112圍繞通道126(包括透過一個或多個介電層與通道126分開的一種或多種導電材料)並且因此用以控制施加到通道126的電場強度。在其他實施例中，電極112以其他方式配置(例如，不包括為了完全地圍繞通道126而在通道126下方的部分)，從而能夠控制施加到通道126的電場強度。
透過以上討論的配置，下部結構120的源極/汲極結構122和124和通道126，以及閘極結構110的閘極112被配置為場效應電晶體125的元件，其中閘極 112的電壓能夠控制在源極/汲極結構122和124之間通過通道126的傳導。在部分實施例中，將場效應電晶體125的元件配置為N型金屬氧化物半導體(NMOS)電晶體。在部分實施例中，將場效應電晶體125的元件配置為P型金屬氧化物半導體(PMOS)電晶體。
在第1A圖至第1D圖所示的實施例中，場效應電晶體125的通道126包括在源極/汲極結構122和閘極112之間的一部分，在閘極112內的一部分以及在閘極112和源極/汲極結構124之間的一部分。在不同實施例中，源極/汲極結構122或124之一或兩者與閘極112相鄰，使得場效應電晶體125的通道126不包括在源極/汲極結構122與閘極112之間的部分或在閘極112與源極/汲極結構124之間的部分中相應之一個或兩個。
為了說明的目的，在此簡化了第1A圖至第1D圖所繪示之場效應電晶體125的配置。在各個實施例中，場效應電晶體125除了第1A圖至第1D圖所示的元件之外還包括一個或多個元件(未繪示)和/或在X和/或Y方向上延伸以便於電連接的源極/汲極結構122或124中的一個或兩個。
閘極通孔116是包括一種或多種導電材料的積體電路結構，其用以將閘極112電連接到上覆的金屬段(未繪示)，並因此被配置為場效應電晶體125的閘極端。參照第1A圖至第1D圖所示的實施例，積體電路 裝置100包括電連接到閘極112並在正Y方向上遠離導電結構138設置的單個閘極通孔116。在各種實施例中，積體電路裝置100除了(電連接到閘極112的)閘極通孔116之外還包括一個或多個閘極通孔(未繪示)，其在正Y方向或負Y方向中的一個或兩個遠離導電結構138設置，並且這些閘極通孔(包括閘極通孔116)因而一起被配置為場效應電晶體125的閘極端。
隔離層114是一個或多個介電層，包括用以將通道部分136A和136B彼此電隔離以及與閘極112電隔離的一種或多種介電質材料。因此，隔離層114在X方向上的尺寸D1等於或大於閘極112在X方向上的尺寸D2，在Y方向上的尺寸D3等於或大於通道部分136A和136B在Y方向上的尺寸D4，在Z方向上的尺寸D5等於或大於通道部分136A和136B在Z方向上的尺寸D6。
參照第1A圖至第1D圖描繪的實施例，隔離層114的尺寸D1等於閘極112的尺寸D2，尺寸D3大於通道部分136A和136B的尺寸D4，並且尺寸D5大於通道部分136A和136B的尺寸D6，從而使通道部分136A和136B彼此電絕緣並與閘極112電絕緣。在各種實施例中，隔離層114具有尺寸D1、D2或D3中的一個或多個(在其他方面與尺寸D4、D5或D6相關)，並且因而用以將通道部分136A和136B彼此電絕緣並且與閘極112電絕緣。
參照第1A圖至第1D圖描繪的實施例，隔離層114位於閘極112內，使得閘極112在正Y方向和負Y方向上均與隔離層114橫向地相鄰。在部分實施例中，隔離層114在正Y方向或負Y方向之其中一個方向上沿著整個閘極112延伸，使得閘極112僅在正Y方向或負Y方向中的另一個方向上與隔離層114橫向地相鄰。
在第1A圖至第1D圖描繪的實施例中，隔離層114的上表面114S與閘極112的上表面112S共平面。在不同的實施例中，一些或全部的上表面114S在正Z方向或負Z方向上偏離一些或全部的上表面112S。
導電結構138是包括一種或多種導電材料的積體電路結構，其用以將源極/汲極結構132電連接到源極/汲極結構134。因此，導電結構138沿X方向延伸並在Z方向上覆蓋每個源極/汲極結構132和134的至少一部分。在各種實施例中，導電結構138直接接觸隔離層114以及源極/汲極結構132和134中的每一個，或者積體電路裝置100在導電結構138與相應的一個或多個隔離層114或源極/汲極結構132或134之間包括一個或多個附加層(未繪示)。
在第1A圖至第1D圖所示的實施例中，源極/汲極結構132在負X方向上延伸超過導電結構138，並且源極/汲極結構134在正X方向上延伸超過導電結構138。在各種實施例中，導電結構138在負X方向上與 源極/汲極結構132共延或延伸超過源極/汲極結構132，和/或導電結構138在正X方向上與源極/汲極結構134共延或延伸超過源極/汲極結構134。
在第1A圖至第1D圖所示的實施例中，源極/汲極結構132在正Y方向和負Y方向的每個方向上延伸超過導電結構138，並且源極/汲極結構134在正Y方向和負Y方向的每個方向上延伸超過導電結構138。在各種實施例中，導電結構138在正Y方向或負Y方向之一或二者中與源極/汲極結構132共延或延伸超過源極/汲極結構132，和/或導電結構138在正Y方向或負Y方向之一或兩者中與源極/汲極結構134共延或延伸超過源極/汲極結構134。
在第1A圖至第1D圖描繪的實施例中，導電結構138在Y方向上的尺寸(未標記)小於通道部分136A/136B的尺寸D4，並且在Y方向上以尺寸D4居中。在部分實施例中，導電結構138在Y方向上的尺寸等於或大於尺寸D4。在部分實施例中，導電結構138在Y方向上偏離尺寸D4的中心。在部分實施例中，導電結構138在Y方向上部分地或全部地位於尺寸D4的外部。
在第1A圖至第1D圖描繪的實施例中，導電結構138在Z方向上的尺寸D7等於閘極通孔116在Z方向上的尺寸D8。在各種實施例中，導電結構138的尺寸D7大於或小於尺寸D8。
透過以上討論的配置，將源極/汲極結構132和134、通道部分136A/136B和上部結構130的導電結構138以及閘極結構110的隔離層114配置為導電裝置135的元件，其中透過覆蓋的導電結構138在源極/汲極結構132和134之間提供電連接。在第1A圖至第1D圖所示的實施例中，導電裝置135包括在源極/汲極結構132和隔離層114之間的通道部分136A以及在隔離層114和源極/汲極結構134之間的通道部分136B。在不同實施例中，源極/汲極結構132和134中的一個或兩個與隔離層114橫向地相鄰，使得導電裝置135不包括相應之在源極/汲極結構132和隔離層114之間的通道部分136A或在隔離層114和源極/汲極結構134之間的通道部分136B中的一個或兩個。
在本公開中，為了說明的目的簡化了第1A圖至第1D圖中導電裝置135的配置。在各種實施例中，導電裝置135除了第1A圖至第1D圖中描繪的那些元件之外還包括一個或多個元件(未繪示)和/或在X方向和/或Y方向上延伸之源極/汲極結構132或134中的一個或兩個以便於電連接。在部分實施例中，導電裝置135包括覆蓋源極/汲極結構132或134、通道部分136A或136B或導電結構138中的一個或多個的一個或多個介電層(未繪示)，從而使導電裝置135與在導電裝置135上方、下方和/或鄰近的一個或多個元件(未繪示)電隔離。
如上所述，(包括隔離層114和導電結構138的)積體電路裝置100被配置為透過與場效應電晶體125隔離之導電裝置135的源極/汲極結構132和134提供電連接。透過將此電連接施加到與積體電路裝置100相鄰的電路元件，能夠在不使用一部份的上覆金屬層(例如，第一金屬層)的情況下進行電路連接。與其中互補式場效應電晶體裝置不包括橫跨閘極之隔離的導電結構的方法相比，包括積體電路裝置100的電路和電路佈局因此需要較少的佈線資源並且具有改進的佈線靈活性。
第2圖是形成改良的互補式場效應電晶體裝置(例如，如上關於第1A圖至第1D圖之部分實施例所討論的積體電路裝置100)的方法200的流程圖。根據部分實施例，第3A圖至第3G圖是與方法200之步驟相對應的各個製造階段的積體電路裝置300的示意圖，其中積體電路裝置300包括積體電路裝置100和相鄰的互補式場效應電晶體300C。第3A圖至第3G圖中的每一個均包括從左到右的第一圖和第二圖，其分別對應於第1B圖和第1C圖中描繪的積體電路裝置100的平面圖和橫截面圖。為了便於說明各種特徵，在第3A圖至第3G圖中所示之平面圖省略了各種裝置元件(例如，介電層、間隔物等)的一部分或全部。
第2圖中描述之方法200的步驟的順序僅用於說明目的；方法200的步驟能夠同時地被執行或以與第2圖所示的順序不同的順序執行。在部分實施例中，可在 第2圖所示的步驟之前、之間、期間和/或之後執行除了第2圖中描繪的那些步驟之外的其他步驟。
在步驟210中，在部分實施例中，在閘極中形成覆蓋下通道的上通道。在部分實施例中，在閘極中形成覆蓋下通道的上通道對應於上述在第1A圖至第1D圖以及第3A圖中繪示之在閘極(包括閘極112)中形成覆蓋通道126的通道136(對應於通道部分136A/136B)。
在部分實施例中，在閘極中形成上通道或下通道中的一個或兩個包括形成半導體材料的一個或多個磊晶層和/或奈米片層。在部分實施例中，在閘極中形成上通道或下通道中的一個或兩個包括沉積矽(Si)、銦磷(InP)、鍺(Ge)、鎵砷(GaAs)、矽鍺(SiGe)、銦砷(InAs)、矽碳(SiC)或另一種合適的半導體材料中的一個或多個。
在各種實施例中，沉積製程包括化學氣相沉積(chemical vapor deposition,CVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、原子層沉積(atomic layer deposition,ALD)或適合於沉積一個或多個材料層的其他製程。
在各個實施例中，在閘極中形成上通道或下通道包括形成閘極的一部分或全部。在部分實施例中，在閘極結構中形成上通道或下通道包括形成上通道或下通道的 多層並且至少一部分的閘極在這些多層之間。
在各種實施例中，形成閘極的一部分或全部包括沉積一種或多種導電材料(例如，多晶矽、銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、釕(Ru))和/或一種或多種介電材料(例如，二氧化矽(SiO2)、氮化矽(Si3N4)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉭(Ta2O5)或氧化鈦(TiO2))。
在部分實施例中，閘極是多個閘極中的一個閘極，並且形成覆蓋下通道的上通道是形成覆蓋對應之多個下通道的一個下通道之對應之多個上通道的一個上通道的一部分。在第3A圖所示的實施例中，形成積體電路裝置100的上通道136是在互補式場效應電晶體300C的閘極312的下通道326上方形成上通道336之步驟的一部分。
在步驟220中，在部分實施例中，磊晶和/或類金屬定義層沉積在上通道附近。鄰近上通道沉積磊晶層和/或類金屬定義層包括形成鄰近上通道的源極/汲極結構或作為其一部分。在部分實施例中，鄰近上通道沉積磊晶層和/或類金屬定義層對應於上述在第1A圖至第1D圖和第3B圖中繪示之形成鄰近通道136的源極/汲極結構132和134。
在部分實施例中，沉積磊晶和/或類金屬定義層包括沉積與上通道相鄰的至少一個磊晶層，隨後沉積與至少一個磊晶層相鄰的至少一個類金屬定義層。在部分實 施例中，沉積磊晶層和/或類金屬定義層包括在沉積磊晶層132E之後沉積類金屬定義層132MD，從而形成源極/汲極結構132，以及在沉積磊晶層134E之後沉積類金屬定義層134MD，從而形成源極/汲極結構134(如第3B圖所繪示)。
在一些實施例中，在鄰近上通道處沉積磊晶層和/或類金屬定義層包括在鄰近下通道處沉積磊晶層和/或類金屬定義層。在部分實施例中，在鄰近下通道處沉積磊晶層和/或類金屬定義層對應於上述關於第1A圖至第1D圖和第3B圖所述之在鄰近通道126處形成源極/汲極結構122和124。
在部分實施例中，在鄰近上通道處沉積磊晶和/或類金屬定義層包括沉積銅(Cu)、銀(Ag)、鎢(W)、鈦(Ti)、鎳(Ni)、錫(Sn)、鋁(Al)中的一種或多種。在各種實施例中，在鄰近上通道處沉積磊晶和/或類金屬定義層包括執行摻雜步驟(例如，佈植製程)。在各種實施例中，執行摻雜步驟包括使用矽(Si)、矽鍺(SiGe)、矽碳(SiC)、硼(B)、磷(P)、砷(As)、鎵(Ga)、金屬或另一種適合提供低電阻值的材料中的一種或多種。在部分實施例中，執行摻雜步驟包括使摻雜濃度為約1×1016每立方公分(cm-3)或更高。
在部分實施例中，上通道是多個上通道中的一個上通道，並且在鄰近上通道處沉積磊晶和/或類金屬定義層 是在鄰近多個上通道中的每一個上通道處沉積磊晶和/或類金屬定義層的一部分。在第3B圖所示的實施例中，在鄰近上通道136處沉積磊晶和/或類金屬定義層是其中在鄰近互補式場效應電晶體300C的上通道處沉積磊晶和/或類金屬定義層的步驟的一部分，從而形成與積體電路裝置100共享的源極/汲極結構132以及互補式場效應電晶體300C之附加的源極/汲極結構334。
在步驟230，透過去除上通道的至少一部分和閘極的一部分來形成凹槽。去除上通道的至少一部分和閘極的一部分包括在每個方向上形成具有定位和足夠大的尺寸的凹槽，以將源極/汲極結構彼此電隔離(如下所述)。
在X方向上，將凹槽的位置和尺寸(例如，上述關於第1B圖討論的尺寸D1)配置為使得凹槽至少延伸跨過閘極的相應尺寸(例如，上述關於第1B圖討論的尺寸D2)。
在Y方向上，將凹槽的位置和尺寸(例如，如上關於第1B圖所述之尺寸D3)配置為使得凹槽至少延伸跨過上通道的相應尺寸(例如，如上關於第1B圖所述之尺寸D4)，或者，在部分實施例中，跨越一個或兩個源極/汲極結構的相應尺寸。在部分實施例中，在Y方向上，將凹槽的位置和尺寸配置為使得凹槽在正Y方向或負Y方向中的一個或兩個上延伸超過源極/汲極結構中的一個或兩個的對應尺寸。
在Z方向上，將凹槽的位置和尺寸(例如，如上關於第1C圖所述之尺寸D5)配置為使得凹槽至少延伸跨過上通道的相應尺寸(例如，如上關於第1C圖所述之尺寸D6)，或者，在部分實施例中，跨越源極/汲極結構中的一個或兩個的相應尺寸。
在各個實施例中，將源極/汲極結構彼此電隔離包括將上通道分成與凹槽相鄰的兩個電隔離部分，將上通道減小為與凹槽相鄰的單個部分，或者去除整個上通道。將上通道減小到單個部分對應於在鄰近源極/汲極結構之一的位置處形成凹槽，而去除整個上通道對應於在鄰近每個源極/汲極結構的位置處形成凹槽。
在部分實施例中，將上通道分離成兩個電隔離的部分包括將上通道(例如，通道136)分離成上述關於第1A圖至第1D圖所討論的通道部分136A和136B。在第3C圖所示的實施例中，形成凹槽包括透過去除整個通道136來形成與每個源極/汲極結構132和134相鄰的凹槽114R。
在部分實施例中，形成凹槽包括去除上通道的至少一部分和閘極的一部分，而不去除下通道的一部分或全部。
在部分實施例中，形成凹槽包括使用光罩並去除由光罩暴露之上通道的至少一部分和閘極的一部分。在部分實施例中，形成凹槽包括使用第3C圖中描繪的光罩M1。
在部分實施例中，去除上通道的至少一部分和閘極的一部分包括執行一個或多個蝕刻操作。在各種實施例中，執行蝕刻操作包括使用一種或多種蝕刻製程(例如，濕式蝕刻、乾式蝕刻、濺鍍蝕刻或其他合適的去除製程)。在各種實施例中，使用蝕刻製程包括使用一種或多種蝕刻劑材料(例如，氯氣(Cl2)、六氟化硫(SF6)、溴化氫(HBr)、鹽酸(HCl)、四氟化碳(CF4)、三氟甲烷(CHF3)、六氟乙烷(C2F6)、八氟環丁烷(C4F8)，或其他合適的蝕刻劑材料中的一種或多種)。
在部分實施例中，形成凹槽包括去除光罩(例如，光罩M1)。
在步驟240處，使用介電材料填充凹槽以形成隔離層。使用介電質材料填充凹槽包括形成具有與上述凹槽的尺寸相對應的尺寸的介電質層。在部分實施例中，使用介電材料填充凹槽以形成隔離層包括形成如上關於第1A圖至第1D圖和第3D圖所述之隔離層114。在部分實施例中，使用介電材料填充凹槽以形成隔離層包括填充第3C圖所示的凹槽114R。
在部分實施例中，填充凹槽包括使用沉積製程。在部分實施例中，填充凹槽包括填充所有的凹槽直到到達閘極的上表面(例如，如上關於第1A圖至第1D圖所述之上表面112S)，或者包括填充所有的凹槽直到所有的凹槽具有超過鄰近凹槽的上表面的體積(未繪示)。
在部分實施例中，填充凹槽包括執行平坦化製程。 在各種實施例中，平坦化製程包括化學機械平坦化(chemical-mechanical polishing,CMP)或其他適於在給定的製造階段產生平坦化的頂表面的製程。在部分實施例中，執行平坦化製程包括使隔離層114的上表面114S與閘極112的上表面112S共平面(如上關於第1A圖至第1D圖所述)。
在步驟250，在隔離層上形成縫隙通孔(slotvia)。形成縫隙通孔包括根據一個或多個光罩沉積一種或多種導電材料。在各種實施例中，形成縫隙通孔包括將一種或多種導電材料直接沉積在隔離層或覆蓋隔離層的層(未繪示)上。在部分實施例中，形成縫隙通孔包括形成一部分或全部的導電結構138，其在Z方向上具有尺寸D7並且覆蓋隔離層114(如上關於第1A圖至第1D圖所述)。
形成縫隙通孔包括決定縫隙通孔的位置並形成縫隙通孔，使其在X方向上的尺寸(未標記)至少延伸跨過隔離層的對應尺寸(例如，如上關於第1B圖所述之尺寸D1)。在部分實施例中，形成縫隙通孔包括形成在沿X方向對應於隔離層的邊緣的位置之間延伸的縫隙通孔(例如，形成縫隙通孔138VG，其延伸到第3E圖所示的隔離層114的邊緣)。
在部分實施例中，形成縫隙通孔包括在正X方向或負X方向之一或兩個方向上形成延伸超過隔離通孔之邊緣的縫隙通孔，此縫隙通孔由此覆蓋源極/汲極結構中 的一個或兩個的至少一部分。在各種實施例中，形成縫隙通孔包括將一種或多種導電材料直接沉積在源極/汲極結構之一或兩者的至少一部分上。
在部分實施例中，縫隙通孔是多個閘極通孔中的一個閘極通孔，並且形成縫隙通孔是形成多個閘極通孔的一部分。在部分實施例中，形成多個閘極通孔包括所形成的閘極通孔(例如，第3E圖所示的閘極通孔300VG)在X方向上的尺寸(未標記)小於縫隙通孔在X方向上的尺寸。在部分實施例中，形成多個閘極通孔包括形成上述關於第1A圖至第1D圖以及第3E圖至第3G圖所討論的閘極通孔116。
在步驟260中，在部分實施例中，形成覆蓋在磊晶和/或類金屬定義層中的至少一層上並且與縫隙通孔相鄰的至少一個源極/汲極通孔。形成至少一個源極/汲極通孔包括根據一個或多個光罩沉積一種或多種導電材料。在部分實施例中，形成至少一個源極/汲極通孔包括形成導電結構138的一個或多個部分，其覆蓋在相應之源極/汲極結構132或134中的至少一個上(如上關於第1A圖至第1D圖所述)。
形成與縫隙通孔相鄰的至少一個源極/汲極通孔包括形成電連接到縫隙通孔的至少一個源極/汲極通孔。在部分實施例中，形成與縫隙通孔相鄰的至少一個源極/汲極通孔包括：形成在源極/汲極結構132上並與縫隙通孔138VG相鄰的源極/汲極通孔138D2；以及形成 在源極/汲極結構134上並與縫隙通孔138VG相鄰的源極/汲極通孔138D4，從而形成導電結構138(如上關於第1A圖至第1D圖和第3F圖所述)。
在部分實施例中，至少一個源極/汲極通孔是多個源極/汲極通孔中的至少一個源極/汲極通孔，並且形成至少一個源極/汲極通孔是形成多個源極/汲極通孔的一部分。在部分實施例中，形成多個源極/汲極通孔包括形成在第3F圖中繪示的源極/汲極通孔300SD。
在步驟270中，在部分實施例中，將介電材料沉積在縫隙通孔和至少一個源極/汲極通孔(如果存在)上。將介電質材料沉積在縫隙通孔和至少一個源極/汲極通孔(如果存在)上包括在縫隙通孔和至少一個源極/汲極通孔的整個上表面上形成絕緣層，從而使縫隙通孔和至少一個源極/汲極通孔與上覆的導電結構(例如，第一金屬層的導電段)電隔離。
在部分實施例中，在縫隙通孔和至少一個源極/汲極通孔上方沉積介電材料包括在縫隙通孔138VG和源極/汲極通孔138SD2和138SD4的整個上表面(未標記)上形成絕緣層138D(如第3G圖中繪示)。
在部分實施例中，將介電質材料沉積在縫隙通孔和至少一個源極/汲極通孔上是下列步驟的一部分，在此步驟中，形成絕緣層(未繪示)，此絕緣層包括在一個或多個附加通孔(例如，閘極通孔300VG或源極/汲極通孔300SD中的一個或兩者)上方的開口，從而實現從 一個或多個附加通孔到一個或多個上覆導電結構(例如，第一金屬層的一個或多個導電段)的電連接。
方法200的步驟可用於形成包括被導電結構跨越的隔離層之改良的互補式場效應電晶體裝置(例如，上述關於第1A圖至第1D圖所討論之包括隔離層114和導電結構138的積體電路裝置100)，此改良的互補式場效應電晶體裝置由此用以透過與下部場效應電晶體(例如，場效應電晶體125)隔離的源極/汲極結構提供電連接。透過將此電連接應用於鄰近改良的互補式場效應電晶體裝置的電路元件(例如，透過使用源極/汲極結構134作為相鄰的互補式場效應電晶體300C的上部電晶體的源極/汲極端)，能夠在不使用一部分的上覆金屬層的情況下進行電路連接。與不包括形成隔離層和導電結構的方法相比，方法200可用於形成具有改善的佈線靈活性的積體電路裝置(如上關於積體電路裝置100所述)。
第4圖是根據部分實施例之產生積體電路佈局圖的方法400的流程圖。在部分實施例中，產生積體電路佈局圖包括產生下面討論之積體電路佈局圖500、600A、600B或600C中的一個或多個，其對應於依據產生的積體電路佈局圖製造之包括隔離層和導電結構的積體電路裝置(例如，如上述之第1A圖至第3G圖以及如下述之第6A3圖、第6B3圖、第6C3圖和第6C4圖中包括隔離層114和導電結構138的積體電路 裝置100)。積體電路裝置的非限制性示例包括記憶體電路、邏輯裝置、處理裝置、信號處理電路等。
在部分實施例中，方法400中的一些或全部由電腦的處理器執行。在部分實施例中，方法400中的一些或全部由電子設計自動化系統700的處理器702執行(如下面關於第7圖所述)。
在部分實施例中，方法400的一個或多個步驟是形成積體電路裝置的方法之步驟的子集。在部分實施例中，方法400的一個或多個步驟是積體電路製造流程的步驟的子集(例如，以下關於製造系統800和第8圖所討論的積體電路製造流程)。
在部分實施例中，方法400的步驟以第4圖中描繪的順序執行。在部分實施例中，方法400的步驟能夠同時地被執行和/或以不同於第4圖中繪示的順序執行。在部分實施例中，在執行方法400的一個或多個步驟之前、之間、之中和/或之後執行一個或多個步驟。
第5圖、第6A1圖、第6B1圖和第6C1圖是在部分實施例中透過執行方法400的一個或多個步驟而生成之對應的積體電路佈局圖500、600A、600B和600C之非限制性示例的描繪。除了積體電路佈局圖500、600A、600B或600C之外，第5圖、第6A1圖、第6B1圖和第6C1圖中的每一個都包括X和Y方向(如上關於第1A圖至第3G圖所述)。
第6A2圖是對應於積體電路佈局圖600A和第 6A3圖所示沿X、Y和Z方向(如上關於第1A圖至第3G圖所述)之積體電路裝置100A的示意圖600AS。第6B2圖是對應於積體電路佈局圖600B和第6B3圖所示沿X、Y和Z方向之積體電路裝置100B的示意圖600BS。第6C2圖是對應於積體電路佈局圖600C和第6C3圖和第6C4圖所示沿X、Y和Z方向之積體電路裝置100C的示意圖600CS。下文將進一步討論示意圖600AS、600BS和600CS以及積體電路裝置100A、100B和100C。
積體電路佈局圖500、600A、600B和600C中的每一個均包括與改良的互補式場效應電晶體裝置相對應的佈局特徵，此改良的互補式場效應電晶體裝置包括隔離層和導電結構(例如，上述關於第1A圖至第3G圖所討論之隔離層114和導電結構138)。積體電路佈局圖500對應於改良的互補式場效應電晶體裝置，積體電路佈局圖600A對應於在相鄰電晶體之間提供橋接的改良的互補式場效應電晶體裝置，積體電路佈局圖600B對應於作為電晶體並用於橋接之改良的互補式場效應電晶體裝置，以及積體電路佈局圖600C對應於作為電晶體並用於傳輸閘(transmission gate)的橋接之改良的互補式場效應電晶體裝置。
為清楚起見，積體電路佈局圖500、600A、600B和600C被簡化。在各種實施例中，積體電路佈局圖500、600A、600B或600C中的一個或多個還包括除了第5 圖、第6A1圖、第6B1圖和第6C1圖中所描繪的那些特徵之外的其他特徵(例如，一個或多個電晶體元件、電軌(power rail)、隔離結構、井、導電元件等)。在各種實施例中，積體電路佈局圖500、600A、600B和600C中的每一個描繪與互補式場效應電晶體裝置的一個或多個上部場效應電晶體或基於場效應電晶體的裝置相對應的特徵，並且包括為了清楚起見不一定被描繪或僅被部分地描繪之與互補式場效應電晶體裝置的一個或多個下部場效應電晶體相對應的特徵。
如第5圖所示，積體電路佈局圖500包括在Y方向上延伸的閘極區域512、在閘極區域512內的隔離區域514、通孔區域516、源極/汲極區域532和534、在X方向上延伸的通道區域536，以及在X方向上延伸的導電區域538。通道重疊區域500CO對應於閘極區域512與通道區域536的重疊。
如第6A1圖所示，積體電路佈局圖600A包括閘極區域512、隔離區域514、源極/汲極區域532和534、通道區域536、導電區域538和通道重疊區域500CO(陰影部分)，並且不包括通孔區域516。積體電路佈局圖600A還包括與閘極區域512平行的閘極區域612A和612B、通孔區域616A和616B、源極/汲極區域622和624、在X方向上與通道區域536排成一列的通道區域636A和636C，以及沿X方向延伸的導電區域641。
如第6B1圖中所示，積體電路佈局圖600B包括閘極區域512、612A和612B、隔離區域514、通孔區域516和616A、源極/汲極區域532、534、622和624、通道區域536、636A和636C、導電區域538和641、通道重疊區域500CO(陰影部分)和在X方向上延伸的導電區域642。
如第6C1圖所示，積體電路佈局圖600C包括閘極區域512、612A、612B和612C、隔離區域514、通孔區域516、616A、617A至617E、618和619、源極/汲極區域532、534、622、624、625、627、635和637、通道區域536、636A和636C、導電區域538、641和642、通道重疊區域500CO(陰影部分)以及在X方向上延伸的導電區域643至647。
閘極區域(例如，閘極區域512、612A、612B或612C中的一個)是積體電路佈局圖中的一個區域，其包括至少一個導電材料或介電材料且被包含在製造過程中作為在積體電路裝置中定義閘極結構的一部份。在各種實施例中，對應於閘極區域的一個或多個閘極結構包括覆蓋和/或圍繞至少一個介電材料的至少一個導電材料。在各種實施例中，在製造過程中包括閘極區域512，以作為定義上述關於第1A圖至第3G圖所討論之對應的閘極結構110的一部分。
隔離區域(例如，隔離區域514)是積體電路佈局圖中的一個區域，其被包含在製造過程中作為在積體 電路裝置中定義一個或多個介電材料層的一部分。在各種實施例中，在製造過程中包括隔離區域514，以作為上述關於第1A圖至第3G圖所討論之定義的隔離層114的一部分。
通孔區域(例如，通孔區域516、616A、616B、617A至617E、618或619中的一個)是在積體電路佈局圖中的一個區域，其被包含在製造過程中以作為定義通孔的一部份，其中通孔包括在積體電路裝置中的一個或多個導電層的一個或多個部分，其用以在一個或多個下面的接觸點、導電段或閘極結構與一個或多個上覆的導電段之間形成電連接。在各種實施例中，在製造過程中包括通孔區域516，以作為上述關於第1A圖至第3G圖所討論之定義之通孔116的一部分。
源極/汲極區域(例如，源極/汲極區域532、534、622、624、625、627、635或637中的一個)是在積體電路佈局圖中的一個區域，其被包含在製造過程中以作為在半導體基板上定義源極/汲極結構(在部分實施例中，源極/汲極結構也被稱為磊晶和/或類金屬定義層)的一部分。在各種實施例中，在製造過程中包含源極/汲極區域532、534、622或624中的一個或多個，以作為定義上述關於第1A圖至第3G圖的源極/汲極結構122、124、132或134中的一個或多個的一部分。
通道區域(例如，通道區域536、636A或636C之一)是在積體電路佈局圖中的一個區域，其被包含在 製造過程中以作為定義互補式場效應電晶體裝置的一個或多個通道的一部分。在各個實施例中，在製造過程中包括通道區域536，以作為上述關於第1A圖至第3G圖所討論之定義通道136以及通道部分136A和136B的一部分。
導電區域(例如，導電區域538或641至647中的一個)是在積體電路佈局圖的一個區域，其被包含在製造過程中以作為定義積體電路裝置中一個或多個導電(例如，金屬)部分的一部分。在各種實施例中，導電區域對應於積體電路裝置中的類金屬定義層、通孔層、第一金屬層(在部分實施例中也稱為第零金屬層)或第二或更高金屬層中的一個或多個。在各種實施例中，在製造過程中包括導電區域538，以作為上述關於第1A圖至第3G圖所討論之定義的導電結構138的一部分。在部分實施例中，在製造過程中包括一個或多個導電區域641至647，以作為定義第一金屬段的一部分。
在第5圖、第6A1圖、第6B1圖和第6C1圖所描繪的實施例中，積體電路佈局圖500、600A、600B和600C中的每一個包括與隔離區域514和源極/汲極區域532和534中的每一個重疊的導電區域538，並因此用以定義跨越位於閘極內的隔離層的導電結構。導電區域538、隔離區域514以及源極/汲極區域532和534因此對應於其中源極/汲極結構彼此電連接並且與改良的互補式場效應電晶體裝置的下部場效應電晶體電 隔離的導電裝置(例如，上述關於第1A圖至第3G圖所討論的導電裝置135)。因此，積體電路佈局圖500、600A、600B和600C中的每一個均可用於形成具有如上關於積體電路裝置100所述之益處(例如，改進的佈線靈活性)的積體電路裝置。
在各個實施例中，積體電路佈局圖500、600A、600B或600C中的一個或多個被包括在與一個或多個積體電路裝置(例如，邏輯裝置、傳輸閘、栓鎖電路(latch circuit))相對應的一個或多個積體電路佈局圖中，其中，透過第一金屬層中的導電段，多個互補式場效應電晶體電連接到一個或多個經過改良的互補式場效應電晶體，並且基於改進的佈線靈活性，導電段對應於在相鄰的電軌(第5圖、第6A1圖、第6B1圖和第6C1圖中未繪示)之間總共四個或更少的第一金屬層導軌的間距。
積體電路佈局圖500、600B和600C中的每一個還包括與閘極區域512重疊的通孔區域516，從而用以定義電連接至由閘極區域112定義的閘極的通孔。通孔區域516和閘極區域512因此對應於改良的互補式場效應電晶體裝置的下部場效應電晶體的閘極端。
積體電路佈局圖500還包括由隔離區域514相交的通道區域536，並且由此用以定義上述關於第1A圖至第3G圖所討論的通道部分136A和136B。
積體電路佈局圖600A還包括下部場效應電晶體 的源極/汲極區域622和624以及與第一金屬層的第一金屬段相對應的導電區域641。源極/汲極區域622與通孔區域616A和導電區域641重疊，並且源極/汲極區域624與通孔區域616B和導電區域641重疊；積體電路佈局圖600A因此用以定義導電結構，此導電結構包括對應於由源極/汲極區域622和624定義的源極/汲極結構的端子，其中源極/汲極區域622和624透過由導電區域641定義的第一金屬段彼此電連接。
積體電路佈局圖600A還包括與閘極區域612A相交並且與源極/汲極區域532和622相鄰的通道區域636A，並且由此用以定義與由積體電路佈局圖500定義之改良的互補式場效應電晶體裝置相鄰的第一互補式場效應電晶體，並且積體電路佈局圖600A還包括與閘極區域612B相交並與源極/汲極區域534和624相鄰的通道區域636C，並由此用以定義與改良的互補式場效應電晶體裝置相鄰的第二互補式場效應電晶體。
如上所述，積體電路佈局圖600A從而用以定義一個積體電路裝置，此積體電路裝置包括透過改良的互補式場效應電晶體裝置橋接的第一互補式場效應電晶體和第二互補式場效應電晶體，其中透過由導電區域538、隔離區域514以及源極/汲極區域532和534定義的導電結構橋接第一互補式場效應電晶體和第二互補式場效應電晶體的上部場效應電晶體，並且透過由導電區域641、通孔區域616A和616B以及源極/汲極區域622 和624定義的導電結構橋接第一互補式場效應電晶體和第二互補式場效應電晶體的下部場效應電晶體。因此，積體電路佈局圖600A透過包括第一金屬層的單個金屬段以將第一互補式場效應電晶體的上部場效應電晶體和下部場效應電晶體中的每個電連接到第二互補式場效應電晶體的上部場效應電晶體和下部場效應電晶體中的每個來定義之改良的互補式場效應電晶體裝置。與使用不止一個第一金屬層的單個段來電連接第一互補式場效應電晶體和第二互補式場效應電晶體的上部場效應電晶體和下部場效應電晶體的佈局相比，如上所述，積體電路佈局圖600A可用於形成具有改進的佈線靈活性的積體電路裝置。
在由示意圖600AS表示的非限制性示例中，積體電路佈局圖600A用於定義積體電路裝置100A，其中，導電結構138橋接上部P型金屬氧化物半導體特徵，並且基於導電區域641的導電結構141橋接下部N型金屬氧化物半導體。
如第6A2圖的示意圖600AS所示，P型金屬氧化物半導體電晶體P1對應於閘極區域612A並且源極/汲極區域532用於定義源極/汲極結構132，而P型金屬氧化物半導體電晶體P2對應於閘極區域612B並且源極/汲極區域534用於定義源極/汲極結構134。P型金屬氧化物半導體電晶體P1和P2由基於導電區域538的導電結構138橋接，並且P型金屬氧化物半導體電晶 體P1和P2與基於閘極區域512的閘極112電隔離。
N型金屬氧化物半導體電晶體N1對應於閘極區域612A並且源極/汲極區域622用於定義源極/汲極結構122，而N型金屬氧化物半導體電晶體N2對應於閘極區域612B並且源極/汲極區域624用於定義源極/汲極結構124。N型金屬氧化物半導體電晶體N1和N2透過基於導電區域641的導電結構141以及基於相應的通孔區域616A和616B的通孔116A和116B橋接。
如第6A3圖所示，積體電路裝置100A包括透過導電結構138電連接至源極/汲極結構134的源極/汲極結構132，以及透過通孔116A、導電結構141和通孔116B電連接至源極/汲極結構124的源極/汲極結構122。
與積體電路佈局圖600A相比，積體電路佈局圖600B不包括通孔區域616B，而包括與第一金屬層的第二金屬段相對應的通孔區域516和導電區域642。通孔區域516與閘極區域512和導電區域642重疊，並且積體電路佈局圖600B由此用以定義包括第一端、第二端和閘極端的下部場效應電晶體，其中第一端對應於由源極/汲極區域622定義的源極/汲極結構(其電連接至由導電區域641定義的第一金屬段，而第二端對應於由源極/汲極區域624定義的源極/汲極結構，並且閘極端對應於由閘極區域512定義的閘極結構(其電連接至由導電區域642定義的第二金屬段)。
透過還包括與閘極區域612A相交並與源極/汲極區域532和622相鄰的通道區域636A，積體電路佈局圖600B用以定義與改良的互補式場效應電晶體裝置(其由積體電路佈局圖500定義)相鄰的第一互補式場效應電晶體和第二互補式場效應電晶體(如上關於第6A圖所述)。
如上所述，積體電路佈局圖600B由此用以定義包括由改良的互補式場效應電晶體裝置橋接的第一互補式場效應電晶體和第二互補式場效應電晶體的積體電路裝置，其中第一互補式場效應電晶體和第二互補式場效應電晶體的上部場效應電晶體由導電結構橋接(此導電結構由導電區域538、隔離區域514以及源極/汲極區域532和534所定義)，而第一互補式場效應電晶體和第二互補式場效應電晶體的下部場效應電晶體透過下部場效應電晶體耦合(此下部場效應電晶體由導電區域641和642、通孔區域516和616A以及源極/汲極區域622和624所定義)。積體電路佈局圖600B由此用以定義改良的互補式場效應電晶體裝置，其包括透過第一金屬層的兩個金屬段與下部場效應電晶體的電連接，以及無需使用第一金屬層的附加單個金屬段即可將第一互補式場效應電晶體的上部場效應電晶體電連接到第二互補式場效應電晶體的上部場效應電晶體。與使用第一金屬層的附加金屬段電連接第一互補式場效應電晶體和第二互補式場效應電晶體的上部場效應電晶體的佈局相 比，積體電路佈局圖600B可用於形成具有如上所述之改進的佈線靈活性的積體電路裝置。
在由示意圖600BS表示的非限制性示例中，積體電路佈局圖600B用於定義積體電路裝置100B，其中上部P型金屬氧化物半導體特徵由導電結構138橋接，並且下部N型金屬氧化物半導體透過基於導電區域641的導電結構141和基於導電區域642的導電結構142電連接。
如第6B2圖的示意圖600BS所示，並且如以上關於第6A2圖和第6A3圖所討論的，P型金屬氧化物半導體電晶體P1和P2由基於導電區域538的導電結構138橋接，並且與由基於閘極區域512的閘極112電隔離。
如示意圖600BS中進一步描繪的那樣，將基於源極/汲極區域622的源極/汲極結構122，基於源極/汲極區域624的源極/汲極結構124和基於閘極區域512的閘極112配置為N型金屬氧化物半導體電晶體N3。可以透過基於通孔區域616A的通孔116A和基於導電區域641的導電結構141來電存取源極/汲極結構122，並且可以透過基於通孔區域516的閘極通孔116和基於導電區域642的導電結構142來電存取基於閘極區域512的源極/汲極結構122。由於N型金屬氧化物半導體電晶體N1和N3共享源極/汲極結構122，並且N型金屬氧化物半導體電晶體N2和N3共享源極/汲極結 構124，因此N型金屬氧化物半導體電晶體N1透過N型金屬氧化物半導體電晶體N3選擇性地耦合到N型金屬氧化物半導體電晶體N2。
如第6B3圖所示，積體電路裝置100B包括透過導電結構138電連接到源極/汲極結構134的源極/汲極結構132，透過通孔116A電連接到導電結構141的源極/汲極結構122，以及透過閘極通孔116電連接到導電結構142的閘極112。第6B3圖進一步描繪了隔離層114以及通道部分136A和136B，其每一個均可參考關於上述第1A圖至第3G圖所討論的。
如第6C1圖所示，積體電路佈局圖600C除了上述關於第6B1圖至第6B3圖所討論的積體電路佈局圖600B的特徵之外還包括閘極區域612C、源極/汲極區域625、627、635和637、通孔區域617A至617E、618和619以及導電區域643至647。因為積體電路佈局圖600C包括如上關於第6B1圖所配置之積體電路佈局圖600B的特徵，因此與使用第一金屬層的附加金屬段電連接第一互補式場效應電晶體和第二互補式場效應電晶體的上部場效應電晶體的佈局相比，積體電路佈局圖600C可用於形成具有改善的佈線靈活性的積體電路裝置(如上關於積體電路佈局圖600B所述)。
積體電路佈局圖600C的附加特徵對應於傳輸閘(例如，由第6C2圖的示意圖600CS所表示的傳輸閘，並且其對應於第6C3圖和第6C4圖中所繪示的積體電 路裝置100C)。為了說明的目的，第6C3圖和第6C4圖描繪了附加特徵的重疊子集。
由示意圖600CS表示的傳輸閘包括P型金屬氧化物半導體電晶體P3和P4、N型金屬氧化物半導體電晶體N3(如上關於第6B1圖至第6B3圖所述)和N型金屬氧化物半導體電晶體N4。P型金屬氧化物半導體電晶體P3的閘極A1電連接至N型金屬氧化物半導體電晶體N4的閘極A2，P型金屬氧化物半導體電晶體P4的閘極B1電連接至N型金屬氧化物半導體電晶體N3的閘極B2，P型金屬氧化物半導體電晶體P3和P4共享的源極/汲極端透過導電路徑Z電連接到N型金屬氧化物半導體電晶體N3和N4共享的源極/汲極端，並且P型金屬氧化物半導體電晶體P3的源極/汲極端S'電連接到源極/汲極端S。
示意圖600CS中的虛線框對應於積體電路佈局圖600C的閘極區域512、源極/汲極區域532、534、622和624、通道區域536、通孔區域516和617A，以及導電區域538、641和642，其用於定義第6C3圖和第6C4圖之積體電路裝置100C中相應的閘極112、源極/汲極結構132、134、122和124、通道部分136A和136B、閘極通孔116、通孔117A以及導電結構138、141和142。
因此，如第6C1圖至第6C4圖所示，閘極B2對應於基於閘極區域512的閘極112，源極/汲極端S對 應於基於源極/汲極區域532的源極/汲極結構132，並且源極/汲極端S'對應於基於源極/汲極區域534的源極/汲極結構134。源極/汲極端S透過基於導電區域538的導電結構138電連接到源極/汲極端S'。
P型金屬氧化物半導體電晶體P3對應於基於閘極區域612B的閘極112B，基於源極/汲極區域534的源極/汲極結構134和基於源極/汲極區域635且與P型金屬氧化物半導體電晶體P4共享的源極/汲極結構135。P型金屬氧化物半導體電晶體P4還對應於基於閘極區域612C的閘極112C和基於源極/汲極區域637的源極/汲極結構137。
N型金屬氧化物半導體電晶體N4對應於基於閘極區域612B的閘極112B，基於源極/汲極區域624並與電晶體N3共享的源極/汲極結構124和基於源極/汲極區域625的源極/汲極結構125。
如第6C4圖所示，P型金屬氧化物半導體電晶體P3的閘極A1透過基於閘極區域612B的共享閘極112B電連接到N型金屬氧化物半導體電晶體N4的閘極A2。N型金屬氧化物半導體電晶體N3的閘極B2透過基於通孔區域617A的通孔117A，基於導電區域642的導電結構142，基於通孔區域617的通孔117，基於導電區域645的導電結構145和一個或多個附加的導電結構(未繪示)電連接到P型金屬氧化物半導體電晶體P4的閘極B1。
如第6C3圖所示，P型金屬氧化物半導體電晶體P3和P4共享的源極/汲極結構135透過基於通孔區域617C的通孔117C，基於導電區域644的導電結構144和基於通孔區域617B的通孔117B電連接至N型金屬氧化物半導體電晶體N3和N4共享的源極/汲極結構124(從而對應於導電路徑Z)。
如第6C3圖和第6C4圖所示，積體電路裝置100C還包括基於源極/汲極區域637的源極/汲極結構127，此源極/汲極結構127透過基於通孔區域617E的通孔117E，基於導電區域643的導電結構143，基於通孔區域617D的通孔117D電連接至源極/汲極結構125。
在步驟410，在部分實施例中，將積體電路佈局中的互補式場效應電晶體的上部電晶體的通道區域與互補式場效應電晶體的閘極區域重疊，從而定義通道重疊區域。通道區域可在製造過程中作為定義一個或多個通道結構的一部分，而閘極區域可在製造過程中作為定義相應的閘極的一部分(例如，通道136包括對應於閘極112的通道部分136A/136B(如上關於第1A至第3G圖所述))。
使互補式場效應電晶體的通道區域與閘極區域重疊包括使沿第一方向延伸的通道區域與沿垂直於第一方向的第二方向延伸的閘極區域重疊。使互補式場效應電晶體的通道區域與閘極區域重疊包括定義通道重疊區域， 此通道重疊區域包括部分或全部的通道區域和部分的閘極區域。在部分實施例中，使通道區域與閘極區域重疊包括使在X方向上延伸的通道區域536和在Y方向上延伸的閘極區域512重疊，從而定義了上述關於第5圖至第6C4圖所討論的通道重疊區域500CO。
在部分實施例中，定義通道重疊區域包括定義第一源極/汲極區域和第二源極/汲極區域之間的通道重疊區域。第一源極/汲極區域和第二源極/汲極區域可在製造過程中作為定義與一個或多個通道結構相對應的第一源極/汲極結構和第二源極/汲極結構的一部分(例如，如上關於第1A圖至第3G圖所述之源極/汲極結構132和134)。在部分實施例中，定義第一源極/汲極區域和第二源極/汲極區域之間的通道重疊區域包括定義如上關於第5圖至第6C4圖所述之在源極/汲極區域532和534之間的通道重疊區域。
在步驟420，決定隔離區域在積體電路佈局中的位置，此隔離區域包括整個重疊區域。隔離區域可在製造過程中作為定義隔離層(例如，如上關於第1A圖至第3G圖所述之隔離層114)的一部分。
在各種實施例中，決定隔離區域的位置包括：在第一方向上，使隔離區域的寬度等於或大於重疊區域的寬度；和/或在第二方向上，使隔離區域的長度等於或大於的重疊區域的長度。在部分實施例中，決定隔離區域的位置包括如上關於第5圖至第6C4圖所述之決定隔離 區域514的位置。
在步驟430，使隔離區域與導電區域相交。導電區域可在製造過程中作為定義一個或多個導電結構(例如，如上關於第1A圖至第3G圖所述之導電結構138)的一部分。
使隔離區域與導電區域相交包括使導電區域在第一方向上延伸橫跨至少整個隔離區域。在部分實施例中，導電區域是多個導電區域(例如，多個通孔區域)中的一個導電區域，並且使隔離區域與導電區域相交包括使隔離區域與在第一方向上至少延伸橫跨整個隔離區域的多個導電區域相交。
在部分實施例中，使隔離區域與導電區域相交包括使隔離區域與導電區域的閘極通孔區域重疊，並且使每個源極/汲極區域與導電區域重疊包括使每個源極/汲極區域與鄰近閘極通孔區域的源極/汲極通孔區域重疊。閘極和源極/汲極通孔區域可在製造過程中作為定義一個或多個導電結構(例如，如上關於第2圖至第3G圖所述之縫隙通孔138VG和源極/汲極通孔138SD2和138SD4)的一部分。
在部分實施例中，使隔離區域與導電區域相交包括使隔離區域514與導電區域538相交(如上關於第5圖至第6C4圖所述之)。
在部分實施例中，使隔離區域與導電區域相交包括使每個源極/汲極區域與導電區域重疊(例如，如上關於 第5圖至第6C4圖所述之源極/汲極區域532和534的相交)。
在部分實施例中，使隔離區域與導電區域相交包括將導電區域與通道區域分開。在部分實施例中，使隔離區域與導電區域相交包括使通道區域與導電區域重疊。在部分實施例中，使隔離區域與導電區域相交包括使通道區域536與導電區域538重疊(如上關於第5圖至第6C4圖所述)。
在步驟440，在部分實施例中，使閘極區域與閘極通孔區域重疊。閘極通孔區域可在製造過程中作為定義一個或多個導電結構的一部分(例如，如上關於第1A圖至第3G圖所述之閘極通孔116)。在部分實施例中，使閘極區域與閘極通孔區域重疊包括使閘極區域512與閘極通孔區域516重疊(如上關於第5至第6C4圖所述)。
使閘極區域與閘極通孔區域重疊包括使閘極通孔區域偏離通道重疊區域。在部分實施例中，閘極通孔區域是多個閘極通孔區域中的一個閘極通孔區域，並且使閘極區域與閘極通孔區域重疊包括使閘極通孔區域與多個閘極通孔區域重疊，每個閘極通孔區域偏離通道重疊區域。在部分實施例中，使閘極區域與閘極通孔區域重疊包括使閘極通孔區域516偏離通道重疊區域500CO(如上關於第5圖至第6C4圖所述)。
在步驟450，在部分實施例中，將積體電路佈局 圖儲存在儲存裝置中。在各種實施例中，將積體電路佈局圖儲存在儲存裝置中包括將積體電路佈局圖儲存在非揮發性電腦可讀記憶體或單元庫(例如，數據庫)中，和/或包括將積體電路佈局圖儲存在網路上。在部分實施例中，將積體電路佈局圖儲存在儲存裝置中包括將積體電路佈局圖儲存在電子設計自動化(electronic design automation,EDA)系統700的網路714上(如下關於第7圖所述)。
在步驟460，在部分實施例中，基於積體電路佈局圖製造一個或多個半導體光罩中的至少一個，或製造在半導體積體電路的層中的至少一個元件。參考下面關於第8圖所討論之製造一個或多個半導體光罩或製造在半導體積體電路的層中的至少一個元件。
在步驟470，在部分實施例中，基於積體電路佈局圖執行一個或多個製造步驟。在部分實施例中，執行一個或多個製造步驟包括基於積體電路佈局圖執行一個或多個微影曝光。參考下面關於第8圖所討論之基於積體電路佈局圖執行一個或多個製造步驟(例如，一個或多個微影曝光)。
透過執行方法400的一些或全部步驟產生包括互補式場效應電晶體的積體電路佈局圖(例如，積體電路佈局圖500、600A、600B或600C)，此互補式場效應電晶體包括與導電區域相交的隔離區域，從而在基於積體電路佈局圖製造之改良的互補式場效應電晶體裝置 中形成被導電結構跨越的隔離層。與不包括配置隔離區域和導電區域以形成隔離層和導電結構的方法相比，方法400可用於生成如上關於積體電路裝置100所述之具有改進的佈線靈活性的積體電路佈局圖和裝置，從而支持其中相鄰電軌之間的間隔對應於與信號軌相對應的總共四個或更少的金屬區域的積體電路佈局和裝置。
第7圖是根據部分實施例的電子設計自動化系統700的框圖。
在部分實施例中，電子設計自動化系統700包括自動化佈局佈線(APR)系統。根據部分實施例，例如使用電子設計自動化系統700可實現本公開描述之代表電線佈線配置的設計佈局圖的方法。
在部分實施例中，電子設計自動化系統700是通用電腦裝置，其包括處理器702和非暫態電腦可讀取儲存媒體(computer-readable storage medium)704(在部分實施例中也稱為記憶體704)。除其他外，電腦可讀取儲存媒體704被編碼(即，存儲)電腦程式碼(computer program code)706(在部分實施例中一組可執行指令也稱為指令706)。處理器702執行電腦程式碼706代表(至少部分地代表)電子設計自動化工具執行根據實施例之一部分或全部的方法(例如，如上關於第4圖所描述的方法400)(下文中稱為所述製程和/或方法)。
處理器702透過匯流排708電耦合到電腦可讀取 儲存媒體704。處理器702還透過匯流排708電耦合到輸入/輸出介面(I/O interface)710。網路介面712也透過匯流排708電耦合到處理器702。網路介面712連接到網路714，以便處理器702和電腦可讀取儲存媒體704能夠透過網路714連接到外部元件。處理器702用以執行編碼在電腦可讀取儲存媒體704中的電腦程式碼706，以使系統700可執行所述製程和/或方法的一部分或全部。在一個或多個實施例中，處理器702是中央處理單元(central processing unit,CPU)、多處理器(multi-processor)、分散式處理系統(distributed processing system)、特定應用積體電路(application specific integrated circuit,ASIC)和/或合適的處理單元。
在一個或多個實施例中，電腦可讀取儲存媒體704是電的、磁的、光的、電磁的、紅外的和/或半導體系統(或設備或裝置)。例如，電腦可讀取儲存媒體704包括半導體或固態記憶體、磁帶、可移動電腦磁片(removable computer diskette)、隨機存取記憶體(random access memory,RAM)、唯讀記憶體(read-only memory,ROM)、硬磁碟(rigid magnetic disk)和/或光碟。在使用光碟的一個或多個實施例中，電腦可讀取儲存媒體704包括唯讀光碟記憶體(compact disk-read only memory,CD-ROM)、讀/寫光碟(compactdisk-read/write, CD-R/W)和/或數位視訊光碟(digital video disc,DVD)。
在一個或多個實施例中，電腦可讀取儲存媒體704儲存電腦程式碼706，此電腦程式碼706使系統700(其中這種執行(至少部分地)表示電子設計自動化工具)可用於執行一部分或全部之所述製程和/或方法。在一個或多個實施例中，電腦可讀取儲存媒體704還儲存有助於執行所述製程或方法的一部分或全部的訊息。在一個或多個實施例中，電腦可讀取儲存媒體704儲存積體電路佈局圖707，其包括本公開所述之積體電路佈局圖(例如，以上關於第5圖至第6C4圖所討論的積體電路佈局圖500、600A、600B和/或600C)。
電子設計自動化系統700包括輸入/輸出介面710。輸入/輸出介面710耦合到外部電路。在一個或多個實施例中，輸入/輸出介面710包括用於將訊息和命令傳達給處理器702的鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸摸屏和/或光標方向鍵。
電子設計自動化系統700還包括耦合到處理器702的網路介面712。網路介面712允許系統700與網路714通訊，其中一個或多個其他電腦系統連接到此網路。網路介面712包括無線網路介面(例如，藍牙、無線網路(WIFI)、全球互通微波存取(WIMAX)、通用封包無線服務(GPRS)或寬頻分碼多重進接(WCDMA))；或有線網路介面(例如，乙太網路 (ETHERNET)、通用序列匯流排(USB)或IEEE-1364)。在一個或多個實施例中，在兩個或多個系統700中實現一部分或全部所述製程和/或方法。
系統700透過輸入/輸出介面710接收訊息。透過輸入/輸出介面710接收以供處理器702處理的訊息包括指令、數據、設計規則、標準單元庫和/或其他參數中的一個或多個。訊息透過匯流排708傳輸到處理器702。電子設計自動化系統700透過輸入/輸出介面710接收與使用者介面相關的訊息。此訊息作為使用者界面(user interface,UI)742儲存在電腦可讀取儲存媒體704中。
在部分實施例中，將所述製程和/或方法的一部分或全部實現為由處理器執行的獨立軟體應用。在部分實施例中，將所述製程和/或方法的一部分或全部實現為作為附加軟體應用的一部分的軟體應用。在部分實施例中，將所述製程和/或方法的一部分或全部實現為軟體應用程式的外掛程式(plug-in)。在部分實施例中，將所述製程和/或方法中的至少一個實現為電子設計自動化工具的一部分的軟體應用。在部分實施例中，將所述製程和/或方法的一部分或全部實現為電子設計自動化系統700所使用的軟體應用。在部分實施例中，使用諸如VIRTUOSO®之類的工具來生成包括標準單元的佈局圖，其中VIRTUOSO®之類的工具可從CADENCE DESIGN SYSTEMS公司或其他合適的佈局生成工具 獲得。
在部分實施例中，這些過程被實現為存儲在非暫態電腦可讀取記錄媒體中的程式的功能。非暫態電腦可讀記錄媒體的示例包括但不限於外部/可移動和/或內部/內置的儲存單元或記憶體單元(例如，諸如數位視訊光碟的光碟，諸如硬碟的磁盤，諸如唯讀記憶體、隨機存取記憶體的半導體記憶體、記憶卡等)。
第8圖是根據部分實施例的積體電路製造系統800以及與其相關聯的積體電路製造流程的框圖。在部分實施例中，基於佈局圖，使用製造系統800來製造(A)一個或多個半導體光罩中的至少一個或(B)半導體積體電路的層中的至少一個元件。
如第8圖所示，積體電路製造系統800包括在與製造積體電路裝置860有關的設計、開發和製造週期和/或服務中彼此交互的實體(例如，設計廠商820、光罩廠商830和積體電路製造商850)。系統800中的實體透過通訊網路連接。在部分實施例中，通訊網路是單個網路。在部分實施例中，通訊網路是各種不同的網路(例如，(企業)內部網路和網際網路)。此通訊網路包括有線和/或無線通訊通道。每個實體與一個或多個其他實體進行交互，並向一個或多個其他實體提供服務和/或從其中一個或多個其他實體接收服務。在部分實施例中，設計廠商820、光罩廠商830和積體電路製造商850中的兩個或更多個由單個較大的公司擁有。在部分 實施例中，設計廠商820、光罩廠商830和積體電路製造商850中的兩個或更多個共存於共有設施中並使用共有資源。
設計廠商(或設計團隊)820生成積體電路設計佈局圖822。積體電路設計佈局圖822包括各種幾何圖案(例如，如上關於第5圖至第6C4圖所述之積體電路佈局圖500、600A、600B或600C)，其被設計用於積體電路裝置860(例如，如上關於第1A圖至第3G圖所述之積體電路裝置100)。幾何圖案對應於組成要製造的積體電路裝置860的各種元件的金屬、氧化物或半導體層的圖案。各個層組合形成各種積體電路功能。例如，積體電路設計佈局圖822的一部分包括形成在半導體基板(例如，矽晶片)中的各種積體電路特徵(例如，主動區域、閘極、源極和汲極、層間互連的金屬線或通孔以及用於接合焊墊(bonding pad)的通孔)和設置在半導體基板上的各種材料層。設計廠商820執行適當的設計過程以形成積體電路設計佈局圖822。設計過程包括邏輯設計、物理設計或佈局和佈線中的一個或多個。積體電路設計佈局圖822呈現在具有幾何圖案訊息的一個或多個數據文件中。例如，積體電路設計佈局圖822能以GDSII文件格式或DFII文件格式表達。
光罩廠商830包括數據準備832和光罩製造844。光罩廠商830使用積體電路設計佈局圖822來製造一個或多個光罩845，之後再根據積體電路設計佈局圖 822使用這些光罩845製造積體電路裝置860的各個層。光罩廠商830執行光罩數據準備832，其中積體電路設計佈局圖822被翻譯成代表性數據文件(representative data file,RDF)。光罩數據準備832將代表性數據文件提供給光罩製造844。光罩製造844包括光罩寫入器(mask writer)。光罩寫入器將代表性數據文件轉換為基板(例如，光罩(光罩版)845或半導體晶片853)上的圖像。光罩數據準備832處理設計佈局圖822以符合光罩寫入器的特定特徵和/或積體電路製造商850的要求。參照第10圖，光罩數據準備832和光罩製造844被繪示為單獨的元件。在部分實施例中，光罩數據準備832和光罩製造844可以被統稱為光罩數據準備。
在部分實施例中，光罩數據準備832包括光學鄰近修正(optical proximity correction,OPC)，其使用微影增強技術來補償圖像誤差(例如，可能由繞射、干涉或其他處理效果等引起的那些圖像誤差)。光學鄰近修正調整積體電路設計佈局圖822。在部分實施例中，光罩數據準備832包括其他解析度增強技術(resolution enhancement techniques,RET)(例如，偏軸照射(off-axis illumination)、次解析輔助特徵(sub-resolution assist feature)、相位移光罩(phase-shifting mask)、其他合適的技術等或其組合)。在部分實施例中，還使用反向微影 技術(lithography technology,ILT)，其將光學鄰近修正視為反成像問題。
在部分實施例中，光罩數據準備832包括光罩規則檢查器(mask rule checker,MRC)，此光罩規則檢查器使用一組光罩創建規則檢查已經在光學鄰近修正中進行了處理的積體電路設計佈局圖822，此組光罩創建規則包含對某些幾何和/或連接性的限制，以確保足夠的餘量，以解決半導體製造製程中的可變性等問題。在部分實施例中，光罩規則檢查器修改積體電路設計佈局圖822以補償在光罩製造844期間的限制，這可以撤消由光學鄰近修正執行之部分的修改以滿足光罩創建規則。
在部分實施例中，光罩數據準備832包括微影製程檢查(lithography process checking,LPC)，其模擬將由積體電路製造商850執行以製造積體電路裝置860的製程。微影製程檢查基於積體電路設計佈局圖822來模擬此製程以建立模擬的製造裝置(例如，積體電路裝置860)。微影製程檢查模擬裡的製程參數可以包括：與積體電路製造週期的各種製程相關的參數、與用於製造積體電路的工具相關的參數和/或與製造製程的其他方面相關的參數。微影製程檢查考慮了各種因素(例如，窗間影像對比(aerial image contrast)、焦距深度(depth of focus,DOF)、光罩錯誤增強因子(mask error enhancement factor,MEEF)、 其他合適的因素等或其組合)。在部分實施例中，在透過微影製程檢查建立了模擬的製造裝置之後，如果模擬的裝置在形狀上仍不夠接近而不能滿足設計規則，則重複光學鄰近修正和/或光罩規則檢查器以進一步修正積體電路設計佈局圖822。
應當理解，為了清楚起見，已經簡化上述關於光罩數據準備832的描述。在部分實施例中，數據準備832包括諸如邏輯運算(logic operation,LOP)之類的附加特徵，以根據製造規則來修改積體電路設計佈局圖822。另外，可以以各種不同的順序執行在數據準備832期間應用於積體電路設計佈局圖822的製程。
在光罩數據準備832之後和在光罩製造844期間，基於改良的積體電路設計佈局圖822製造一個光罩845或一組光罩845。在部分實施例中，光罩製造844包括執行基於積體電路設計佈局圖822的一個或多個微影曝光。在部分實施例中，基於改良的積體電路設計佈局圖822，電子束(e-beam)或多個電子束的機構用於在光罩(遮罩或光罩版)845上形成圖案。可以用各種技術形成光罩845。在部分實施例中，使用二元式技術(binary technology)形成光罩845。在部分實施例中，光罩圖案包括不透明區域和透明區域。用於曝光已經塗覆在晶片上的圖像敏感材料層(例如，光阻)的輻射束(例如，紫外線(ultraviolet,UV)束)被不透明區域阻擋並且穿透過透明區域。在一個實施例中， 光罩845的二元式光罩(binary mask)版本包括透明基板(例如，熔融石英)和塗覆在二元式光罩的不透明區域中的不透明材料(例如，鉻)。在另一個實施例中，使用相位移技術形成光罩845。在光罩845的相位移光罩(phase shift mask,PSM)版本中，在相位移光罩上形成之圖案中的各種特徵具有適當的相位差以增強解析度和成像品質。在各種實施例中，相位移光罩可以是衰減式相位移光罩(attenuated phase shift mask)或交替式相位移光罩(alternting phase shift mask)。由光罩製造844產生的光罩用於多種製程中。例如，在離子佈植(ion implantation)製程中使用這種光罩以在半導體晶片853中形成各種摻雜區域，在蝕刻製程中使用這種光罩以在半導體晶片853中形成各種蝕刻區域，和/或在其他合適的製程中使用。
積體電路製造商850是一家積體電路製造企業，包括一個或多個製造設施，用於製造各種不同的積體電路產品。在部分實施例中，積體電路製造商850是半導體代工廠。例如，可能有一個製造工廠用於多個積體電路產品的前端(front-end-of-line，FEOL)製造，而第二個製造工廠可以為積體電路產品的互連和封裝提供後端(back-end-of-line,BEOL)製造，且第三製造工廠可以為代工廠提供其他服務。
積體電路製造商850包括晶片製造工具852，此 晶片製造工具852用以在半導體晶片853上執行各種製造步驟，從而根據光罩(例如，光罩845)來製造積體電路裝置860。在各個實施例中，製造工具852包括晶片步進機、離子佈植機、光阻塗佈機、製程室(例如，化學氣相沉積室或低壓化學氣相沉積爐)、化學機械平坦化系統、電漿蝕刻系統、晶片清潔系統或其他能夠執行本公開討論的一種或多種合適的製造製程的其他製造裝置。
積體電路製造商850使用由光罩廠商830製成的光罩845來製造積體電路裝置860。因此，積體電路製造商850至少間接地使用積體電路設計佈局圖822來製造積體電路裝置860。在部分實施例中，半導體晶片853由積體電路製造商850使用光罩845來形成積體電路裝置860。在部分實施例中，積體電路製造包括至少間接地基於積體電路設計佈局圖822執行之一次或多次的微影曝光。半導體晶片853包括在其上形成有材料層之矽基板或其他合適的基板。半導體晶片853進一步包含各種摻雜區域、介電質特徵、多層互連和(在隨後的製造步驟中形成的)其他特徵中的一者或一者以上。
關於積體電路製造系統(例如，第8圖的系統800)以及與之相關聯的積體電路製造流程的細節可例如在2016年2月9日授權的美國專利第9,256,709號中找到。2015年10月1日發布的美國授權前公告第 20150278429號，2014年2月6日發布的美國授權前公告第20140040838號和2007年8月21日授權的美國專利第7,260,442號，在此分別透過引用併入其全部的內容。
在部分實施例中，積體電路裝置包含：閘極結構、電晶體、第三源極/汲極結構、第四源極/汲極結構和導電結構。閘極結構包括橫向地鄰近閘極的隔離層；電晶體包括第一源極/汲極結構、第二源極/汲極結構以及延伸通過閘極的通道；第三源極/汲極結構覆蓋第一源極/汲極結構；第四源極/汲極結構覆蓋第二源極/汲極結構；導電結構覆蓋隔離層並用以將第三源極/汲極結構電連接到第四源極/汲極結構。在部分實施例中，隔離層的上表面與閘極的上表面共平面。在部分實施例中，閘極在隔離層的兩側上與隔離層橫向地相鄰。在部分實施例中，導電結構直接接觸隔離層、第三源極/汲極結構以及第四源極/汲極結構。在部分實施例中，隔離層沿著導電結構的長度方向的尺寸與閘極沿著通道的尺寸大約相同。在部分實施例中，第三源極/汲極結構和第四源極/汲極結構中的每一個與隔離層橫向地相鄰。在部分實施例中，積體電路裝置包括在第三源極/汲極結構和隔離層之間的第一通道部分以及在第四源極/汲極結構和隔離層之間的第二通道部分。在部分實施例中，積體電路裝置包括覆蓋並電連接到閘極的閘極通孔。在部分實施例中，此電晶體是N型金屬氧化物半導體電晶體。
在部分實施例中，一種形成積體電路裝置的方法包括：透過去除第一電晶體之至少一部分的通道和一部分的閘極來形成凹槽，其中第一電晶體和其下方的一第二電晶體共用閘極；用介電材料填充凹槽以形成隔離層；並在隔離層上形成縫隙通孔。在部分實施例中，形成凹槽包括在第一電晶體的第一源極/汲極結構和第二源極/汲極結構之間形成凹槽，並且此方法還包括在每個源極/汲極結構上並且在鄰近縫隙通孔的地方形成複數個源極/汲極通孔。在部分實施例中，此方法包括在每個縫隙通孔和源極/汲極通孔上沉積介電材料。在部分實施例中，去除第一電晶體之通道的至少一部分包括去除整個通道。在部分實施例中，此方法包括形成覆蓋第二電晶體的通道的第一電晶體的通道，其中形成第一電晶體的通道是包括在形成與第一電晶體相鄰的第三電晶體的通道的步驟的一部分。
在部分實施例中，一種形成積體電路佈局圖的方法包括：將積體電路佈局中互補式場效應電晶體的上部電晶體的通道區域與互補式場效應電晶體的閘極區域重疊，從而定義通道重疊區域；在積體電路佈局中決定隔離區域的位置，隔離區域包括整個通道重疊區域；使隔離區域與導電區域相交；以及基於積體電路佈局形成積體電路佈局圖。在部分實施例中，定義通道重疊區域包括在第一源極/汲極區域和第二源極/汲極區域之間定義通道重疊區域，並且使隔離區域與導電區域相交包括使每個 源極/汲極區域與導電區域重疊。在部分實施例中，使隔離區域與導電區域相交包括使隔離區域與導電區域的閘極通孔區域重疊，並且使每個源極/汲極區域與導電區域重疊包括使每個源極/汲極區域與鄰近閘極通孔區域的源極/汲極通孔區域重疊。在部分實施例中，使隔離區域與導電區域相交包括使通道區域與導電區域重疊。在部分實施例中，決定隔離區域的位置包括使隔離區域的寬度等於通道重疊區域的寬度。在部分實施例中，此方法包括使閘極區域與閘極通孔區域重疊，此閘極通孔區域從通道重疊區域偏離。
前述概述了幾個實施例的特徵，以便本領域技術人員可以更好地理解本公開的各方面。本領域技術人員應當理解，他們可以容易地將本公開用作設計或修改其他過程和結構的基礎，以實現與本公開介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本公開的精神和範圍，並且在不背離本公開的精神和範圍的情況下，它們可以進行各種改變、替換和變更。
100:積體電路裝置
100D:基板
110:閘極結構
112:閘極
114:隔離層
116:閘極通孔
120:下部結構
122:源極/汲極結構
124:源極/汲極結構
125:源極/汲極結構、場效應電晶體
126:通道
130:上部結構
132:源極/汲極結構
134:源極/汲極結構
135:導電裝置、源極/汲極結構
136A:通道部分
136B:通道部分
138:導電結構

Claims (10)

  1. 一種積體電路裝置，包含：一閘極結構，包含橫向地鄰近一閘極的一隔離層；一第一電晶體，包含一第一源極/汲極結構、一第二源極/汲極結構以及延伸通過該閘極的一通道；一第二電晶體，包含：一第三源極/汲極結構，覆蓋該第一源極/汲極結構；以及一第四源極/汲極結構，覆蓋該第二源極/汲極結構；以及一導電結構，覆蓋該隔離層並用以使該第三源極/汲極結構電連接到該第四源極/汲極結構。
  2. 如請求項1所述的積體電路裝置，其中該隔離層的一上表面與該閘極的一上表面共平面。
  3. 如請求項1所述的積體電路裝置，其中該閘極在該隔離層的兩側上與該隔離層橫向地相鄰。
  4. 如請求項1所述的積體電路裝置，其中該導電結構直接接觸該隔離層、該第三源極/汲極結構以及該第四源極/汲極結構。
  5. 如請求項1所述的積體電路裝置，其中沿 著該導電結構的一長度方向之該隔離層的一尺寸大約相同於沿著該通道之該閘極的一尺寸。
  6. 一種形成積體電路裝置的方法，包含：透過去除一第一電晶體的一通道的至少一部分和一閘極的一部分來形成一凹槽，其中該第一電晶體和其下方的一第二電晶體共用該閘極；使用一第一介電材料填充該凹槽以形成一隔離層，其中該隔離層橫向地鄰近該閘極；以及形成一縫隙通孔於該隔離層上。
  7. 如請求項6所述的方法，其中形成該凹槽包含在該第一電晶體的一第一源極/汲極結構和一第二源極/汲極結構之間形成該凹槽，以及該方法更包含形成複數個源極/汲極通孔於該第一源極/汲極結構及該第二源極/汲極結構上並且與該縫隙通孔相鄰，該縫隙通孔與該些源極/汲極通孔共同構成一導電結構。
  8. 如請求項7所述的方法，更包含在該縫隙通孔和每個該些源極/汲極通孔上沉積一第二介電材料。
  9. 一種形成積體電路佈局圖的方法，包含：重疊一互補式場效應電晶體的一上部電晶體的一通道區 域與該互補式場效應電晶體的一閘極區域於一積體電路佈局中，從而定義一通道重疊區域；決定一隔離區域於該積體電路佈局中的位置，該隔離區域包含整個該通道重疊區域且橫向地鄰近該閘極區域；使該隔離區域與一導電區域相交；以及依據該積體電路佈局形成一積體電路佈局圖。
  10. 如請求項9所述的方法，其中定義該通道重疊區域包含在一第一源極/汲極區域和一第二源極/汲極區域之間定義該通道重疊區域，以及使該隔離區域與該導電區域相交包含使該第一源極/汲極區域及該第二源極/汲極區域與該導電區域重疊。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11469321B2 (en) * 2020-02-27 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
WO2022119653A1 (en) * 2020-12-04 2022-06-09 Tokyo Electron Limited Inter-level handshake for dense 3d logic integration

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201743230A (zh) * 2016-05-31 2017-12-16 台灣積體電路製造股份有限公司 半導體裝置
TWI642141B (zh) * 2016-05-19 2018-11-21 台灣積體電路製造股份有限公司 佈局方法以及半導體結構
TW201909413A (zh) * 2017-07-11 2019-03-01 台灣積體電路製造股份有限公司 半導體裝置、其製造方法及藉由計算系統執行的方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US7446352B2 (en) * 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US7763534B2 (en) * 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8680580B2 (en) * 2007-11-19 2014-03-25 Renesas Electronics Corporation Field effect transistor and process for manufacturing same
DE102009014414A1 (de) * 2008-10-29 2010-05-12 Leybold Optics Gmbh VHF-Elektrodenanordnung, Vorrichtung und Verfahren
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8362482B2 (en) * 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
KR101623546B1 (ko) * 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8492220B2 (en) * 2010-08-09 2013-07-23 International Business Machines Corporation Vertically stacked FETs with series bipolar junction transistor
US11342214B1 (en) * 2010-11-18 2022-05-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9035464B2 (en) * 2013-08-30 2015-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. 3D IC with serial gate MOS device, and method of making the 3D IC
US9595474B2 (en) * 2013-08-30 2017-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D IC with serial gate MOS device, and method of making the 3D IC
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9793273B2 (en) * 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
KR101684614B1 (ko) 2015-02-23 2016-12-20 경북대학교 산학협력단 질화물 반도체 소자 및 그 제조방법
US10510688B2 (en) * 2015-10-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Via rail solution for high power electromigration
US9837414B1 (en) * 2016-10-31 2017-12-05 International Business Machines Corporation Stacked complementary FETs featuring vertically stacked horizontal nanowires
KR20180135642A (ko) * 2017-06-13 2018-12-21 삼성전자주식회사 수직형 메모리 장치
US10236300B2 (en) * 2017-07-25 2019-03-19 Sandisk Technologies Llc On-pitch drain select level isolation structure for three-dimensional memory device and method of making the same
US11404319B2 (en) * 2017-08-24 2022-08-02 Intel Corporation Vertically stacked finFETs and shared gate patterning
US10453752B2 (en) * 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device
US10453798B2 (en) * 2017-09-27 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with gated contact via structures and method of making thereof
US10734321B2 (en) * 2017-09-28 2020-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of manufacturing same
US10304832B1 (en) * 2017-11-16 2019-05-28 Globalfoundries Inc. Integrated circuit structure incorporating stacked field effect transistors and method
US10090193B1 (en) * 2017-11-16 2018-10-02 Globalfoundries Inc. Integrated circuit structure incorporating a stacked pair of field effect transistors and a buried interconnect and method
US10431628B2 (en) * 2018-01-09 2019-10-01 Spin Memory, Inc. Dual channel/gate vertical field-effect transistor (FET) for use with a perpendicular magnetic tunnel junction (PMTJ)
US10867113B2 (en) * 2018-09-06 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Transmission gate structure, layout, methods, and system
US11935825B2 (en) * 2018-09-28 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure, method, layout, and system
US10818674B2 (en) * 2019-03-07 2020-10-27 Globalfoundries Inc. Structures and SRAM bit cells integrating complementary field-effect transistors
DE102020109326A1 (de) * 2019-04-12 2020-10-15 Taiwan Semiconductor Manufacturing Co. Ltd. Ic-vorrichtung, verfahren, layout und system
US11374003B2 (en) * 2019-04-12 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
US11063045B2 (en) * 2019-04-15 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10840146B1 (en) * 2019-06-17 2020-11-17 Globalfoundries Inc. Structures and SRAM bit cells with a buried cross-couple interconnect
US10950626B2 (en) * 2019-08-13 2021-03-16 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes
KR20210037053A (ko) * 2019-09-26 2021-04-06 삼성전자주식회사 반도체 장치
US20220037312A1 (en) * 2020-07-29 2022-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device, method, layout, and system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642141B (zh) * 2016-05-19 2018-11-21 台灣積體電路製造股份有限公司 佈局方法以及半導體結構
TW201743230A (zh) * 2016-05-31 2017-12-16 台灣積體電路製造股份有限公司 半導體裝置
TW201909413A (zh) * 2017-07-11 2019-03-01 台灣積體電路製造股份有限公司 半導體裝置、其製造方法及藉由計算系統執行的方法

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