TW201743230A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201743230A
TW201743230A TW106111005A TW106111005A TW201743230A TW 201743230 A TW201743230 A TW 201743230A TW 106111005 A TW106111005 A TW 106111005A TW 106111005 A TW106111005 A TW 106111005A TW 201743230 A TW201743230 A TW 201743230A
Authority
TW
Taiwan
Prior art keywords
metal
region
gate electrode
semiconductor device
active region
Prior art date
Application number
TW106111005A
Other languages
English (en)
Inventor
蘇品岱
江庭瑋
莊惠中
田麗鈞
陳順利
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201743230A publication Critical patent/TW201743230A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明實施例的半導體裝置包括：至少一個主動區；至少一個氧化物上覆蓋金屬區，形成於至少一個主動區的一部分上；及至少一個閘極電極，形成於至少一個主動區的與形成有氧化物上覆蓋金屬區的主動區的部分不同的一部分上。半導體裝置還包括至少一個金屬層，位於至少一個主動區的至少一部分上，及半導體裝置的與上面形成有至少一個氧化物上覆蓋金屬區的層及上面形成有至少一個閘極電極的層不同的層上。通孔形成於至少一個主動區上且將至少一個閘極電極中的一者連接至至少一個金屬層中的一者。

Description

半導體裝置
本發明實施例是有關於一種半導體裝置，且特別是有關於一種例如鰭型場效電晶體（Fin Field Effect Transistor，FinFET）及傳輸閘電路等半導體裝置的佈局。
在半導體裝置佈局設計中，可存在可對設計者所可作出的設計選擇加以約束的設計規則。這些設計規則可能限制供設計者放置某些元件的可用空間且可能妨礙設計者有效地利用設計者原本可利用的半導體裝置的某些部分。例如，相較於間距約束條件（spacing restriction）的約束性較小時，某些間距約束條件可能使得半導體裝置的體積變大。
本發明實施例的半導體裝置包括：至少一個主動區；至少一個閘極電極，位於所述至少一個主動區的一部分之上；以及通孔，位於所述至少一個主動區之上且用以將所述至少一個閘極電極中的一者連接至所述半導體裝置的另一部分。
以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複參考編號及/或字母。這種重複是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“之下（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。
在各種實施例中，本發明提供一種可解決現有佈局約束條件的一個或多個缺點的半導體裝置佈局。
本發明實施例提供一種其中設計規則容許在主動區（有時稱作氧化物擴散（oxide diffusion，OD）區）之上定位通孔（例如，通孔_閘極（VIA_Gate，VG））的新穎半導體裝置佈局。在某些實施例中，在主動區之上放置通孔的能力可通過在圖1中的氧化物上覆蓋金屬（metal over oxide，MD）區13的頂部上放置隔離/介電層85而得到助長。換句話說，在本文中所闡述的半導體裝置佈局中，在通孔與主動區之間可不存在橫向間距。如本文中所闡述，在某些實施例中，不使用要求最小通孔-主動區（via-to-active-region）距離的橫向間距規則可使得在所述半導體裝置佈局中能夠實現額外的靈活性。例如，設計者可更自由地利用半導體裝置內的金屬區。
在本說明書通篇中使用的用語“半導體裝置”應被理解為囊括包括例如鰭型場效電晶體及/或傳輸閘電路等各種不同類型的電路及裝置。另外，本文所用用語“傳輸閘電路”可包括傳輸閘電路自身或者對於更複雜的設計包括利用傳輸閘作為構建區塊的更複雜的電路設計。
大體來說，半導體裝置包括閘極電極、源極區及汲極區。在鰭型場效電晶體裝置的情形中，鰭型場效電晶體包括多個鰭以及閘極電極。所述鰭中的每一者可具有第一源極/汲極（source/drain，S/D）區及第二源極/汲極區以及位於二者之間的通道區。所述閘極電極可環繞通道區。
圖1A及圖1B是說明根據某些實施例的受約束性較小的間距規則約束的半導體裝置佈局的實例的示意圖。圖1A及圖1B中的半導體裝置佈局說明用於鰭型場效電晶體裝置10的示例性佈局。圖1A是半導體裝置的俯視圖，且圖1B是圖1A中所說明的裝置的沿線1B-1B截取的且用於說明通孔17周圍的鄰接元件的剖視圖。如所說明，裝置10可包括一個或多個主動區11。在圖1A中，裝置10包括兩個主動區11。在某些實施例中，可存在1個、2個、3個、4個等主動區11。如圖1B中所說明，鰭型場效電晶體裝置10可包括沿主動區11的長度水準延伸的鰭81。鰭型場效電晶體裝置10可包括沿鰭81的垂直長度安置的一個或多個閘極電極12，且源極及汲極區83可以交替的形式位於主動區11內閘極電極12之間（參見圖1B）。如圖1B中所示，閘極電極12（即，金屬閘極電極）定位於閘極介電質82的頂部上。如所進一步說明，定位於閘極電極12上方的是閘極頂蓋絕緣層84，且定位於源極及汲極區83上方的是源極及汲極導電層（氧化物上覆蓋金屬區13）以及源極及汲極隔離/介電層85。如圖1B中所進一步說明，通孔17（例如，閘極接觸層）可形成於閘極電極12之上（或部分地形成於閘極電極12之上）。但是，若通孔17未以足夠的精度與閘極電極12垂直對齊，則通孔17可能延伸至其他區中。具體來說，如圖1B中所說明，被源極或汲極（源極及汲極區83）及氧化物上覆蓋金屬區13佔據的區鄰近於閘極電極12。在此種情形中，隔離/介電層85保護源極或汲極（源極及汲極區83）及相關聯的氧化物上覆蓋金屬區13不會無意地（inadvertently）接觸通孔17而造成短路。在某些實施例中，由於源極及汲極（源極及汲極區83）以及氧化物上覆蓋金屬區不延伸超出主動區11，因此對於不位於主動區11之上的通孔16來說不存在短路問題。然而，如圖1B中所說明，在不在閘極電極12及/或氧化物上覆蓋金屬區13的頂部上放置絕緣層84、隔離/介電層85的條件下，可能不具有在主動區11之上放置通孔17的能力。
鰭型場效電晶體裝置10可進一步包括多個導電區。所述導電區可包括稱作氧化物上覆蓋金屬（MD）區13的用以將鰭的源極/汲極區內連的一個或多個區。氧化物上覆蓋金屬區一般在與閘極電極12的方向實質上相同（實質上垂直的）的方向上延伸。在某些實施例中，氧化物上覆蓋金屬區13可構成源極/汲極區上方的矽化物及所述矽化物上方的金屬（例如，鈷）。導電區也可包括一個或多個金屬區14、15（共同稱作M1區）。金屬區14、15是位於與所述鰭及/或閘極電極12不同的層（例如，上方的層）上的金屬層。金屬區14、15可在與閘極電極12及氧化物上覆蓋金屬區13不同的（實質上水準的）方向上延伸。
在鰭型場效電晶體裝置10內，閘極電極12、氧化物上覆蓋金屬區13、及金屬區14、15位於半導體裝置的一個或多個層上且可用於將鰭型場效電晶體裝置10的不同部分內連。如以下將更詳細闡述，所述內連可利用一個或多個通孔來實現。
如圖1A中所說明，某些金屬區14可定位於主動區11上方且某些金屬區15可位於距主動區11一預定橫向距離處。鰭型場效電晶體裝置10可進一步包括至少一個通孔16、17。在圖1A中所說明的實例中，通孔16將閘極電極12連接至金屬區15且通孔17將不同的閘極電極12連接至金屬區14。由於通孔16、17用於與對應的閘極電極作出連接，因此通孔可稱作閘極通孔（或者，作為另外一種選擇，稱作通孔_閘極或VG）。
在其中要求最小通孔-主動區橫向間距的間距規則的情境中，可禁止在主動區之上直接施加通孔。因此，圖1中所說明的通孔16可為允許的但是通孔17可為不允許的。如此一來，通孔16可能無法將閘極電極12連接至金屬區14。此外，在圖1中所說明的此實例中，對於閘極電極來說通孔可位於三個位置16、16A、16B，所述三個位置16、16A、16B對應於閘極電極12與位於主動區11外部的三個金屬區15的交叉部。然而，當不存在最小通孔-主動區橫向間距要求時，通孔17可定位於主動區11之上。因此，如圖1中所說明，通孔17可定位於主動區11之上以將閘極電極12連接至金屬區14。如此一來，對於每一閘極電極12來說通孔可位於五個位置（16、16A、16B、及17），所述五個位置（16、16A、16B、及17）對應於閘極電極12與位於主動區11外部的三個金屬區15中的每一者以及位於主動區11內的兩個金屬區14的交叉部。如此一來，用於圖1中的鰭型場效電晶體裝置10的可能佈局比所述佈局原本將呈現的形式更靈活。
在某些實施例中，在主動區11之上放置通孔17的能力可通過在氧化物上覆蓋金屬區13的頂部上放置隔離/介電層85而得到助長。以此種方式，可避免通孔17與氧化物上覆蓋金屬區13之間發生短接（short）。
如上所述，可利用本文中所闡述的新穎佈局而實作的半導體裝置的一個實例為傳輸閘電路。圖2是被提供用於幫助理解本文中所闡述的實施例的傳輸閘電路的實例的示意圖。如所說明，傳輸閘電路20包括p通道金屬氧化物半導體（p-channel metal oxide semiconductor，PMOS）電晶體21、22及n通道金屬氧化物半導體（n-channel metal oxide semiconductor，NMOS）電晶體23、24。大體來說，傳輸閘電路包括並聯地耦合於一起且受施加至其相應閘的互補訊號A、B控制的PMOS（例如，PMOS 21）與NMOS（例如，NMOS 23）。在圖2中，存在兩個傳輸閘電路耦合於一起以形成更複雜的傳輸閘電路20。圖2中所示的傳輸閘電路20為邏輯異或電路。PMOS 21的閘耦合至NMOS 24的閘且NMOS 23的閘耦合至PMOS 22的閘。
在運算期間，異或電路針對閘輸入（A、B）執行邏輯異或運算，且輸入25及26（如A及B）是彼此的邏輯補數。如此一來，輸出27為對A與輸入25的異或邏輯運算。例如，若A為邏輯低值且輸入25為邏輯低值，則其補數（如B及輸入26）二者均為邏輯高值。當將電壓（如A、B）施加至電晶體的閘時，PMOS 21接通且NMOS 23接通。因此，輸入25處的邏輯值傳遞至輸出27。PMOS 22及NMOS 24均斷開，因而不允許輸入26處的值傳遞至輸出27。因此，輸出27為低的。然而，若A為邏輯高值且輸入25為邏輯低值，則PMOS 21及NMOS 23二者均斷開且PMOS 22及NMOS 24二者均接通。因此，輸出27處的值為邏輯高值。
圖3是用於圖2中所示傳輸閘電路的半導體裝置佈局的邏輯表示形式的實例的示意圖。圖3是其中連接31（在圖2及圖3中示出）將閘極電極A耦合於一起且連接32（在圖2及圖3中示出）將閘極電極B耦合於一起的鰭型場效電晶體傳輸閘電路30的實例。圖3未必說明實際的傳輸閘電路佈局而是被提供用於說明在這類佈局中作出的功能性連接。
圖4是用於圖2中所示傳輸閘電路的受約束性較小的間距規則約束的半導體裝置佈局的實例的示意圖。所述半導體裝置為鰭型場效電晶體傳輸閘電路40且包括多個主動區11、多個閘極電極12、及多個氧化物上覆蓋金屬區13。所述半導體裝置也包括定位於主動區11上方的金屬區14及定位於距主動區11一預定橫向距離處的金屬區15。在鰭型場效電晶體傳輸閘電路40中，閘極電極12（也標記為A）耦合於一起且閘極電極12（也標記為B）耦合於一起。例如，就閘極電極A來說，上部電極A1以以下方式耦合至下部電極A2：（1）通孔41將閘極電極A耦合至金屬區14；（2）通過通孔42而將金屬區14耦合至氧化物上覆蓋金屬區13（也標記為A）；（3）通過通孔43而將標記為A的氧化物上覆蓋金屬區13耦合至金屬區14；以及（4）通過通孔44而將金屬區14耦合至下部閘極電極A。在各閘極電極B之間利用通孔45、46、47、及48作出了相似的連接。然而，在此種情形中，B電極不利用氧化物上覆蓋金屬區而是利用通孔46及47、使用在圖4右側上標記為B的附加閘極電極而耦合於一起。其餘通孔49-1、49-2、及49對應於針對圖2所闡述的傳輸閘電路的輸入25、26及輸出27。例如，通孔49-1可對應於將電晶體21與電晶體23耦合於一起的輸入25，通孔49-2可對應於將電晶體21與電晶體23耦合於一起的輸入26，且通孔49可對應於將電晶體21、22、23、及24耦合於一起的輸出27。
如由圖4所說明，在各通孔與主動區11之間不存在最小間距要求。某些通孔（在此種情形中，用於將閘極電極A連接於一起的通孔）定位於主動區11之上。以此種方式，由於每一閘極電極12具有可在每一閘極電極上確定通孔位置的更多可能地點（例如，7個（14、15）而非僅3個（僅15）），因此傳輸閘電路40的設計佈局中存在額外的靈活性。在某些實施例中，增加的地點數目可在半導體裝置佈局的設計中提供額外的靈活性。
圖5至圖14是用於圖2中所示傳輸閘電路的受約束性較小的間距規則約束的半導體裝置佈局的其他實例的示意圖。這些圖中的每一者相似地說明其中佈局規則不要求最小通孔-主動區橫向間距的傳輸閘電路40。在這些圖式中的每一者中，閘極電極A（51、52）利用通孔53、54、55、及56或者這些的子集並結合附加閘極電極12、氧化物上覆蓋金屬區13、及/或金屬區14、15而耦合於一起。相似地，閘極電極B（61、62）利用通孔63、64、65、66或這些的子集並結合附加閘極電極12、氧化物上覆蓋金屬區13、及/或金屬區14、15而耦合於一起。這些示例性電路也是用於實作異或運算的傳輸閘電路。這些圖中所說明的各種實施例之間的不同包括所利用的是氧化物上覆蓋金屬區與閘極電極的哪一組合。例如，在圖5中，標記為B的閘極電極利用另一閘極電極（也標記為B）而連接於一起。然而，在圖6中，所述標記為B的閘極電極是利用氧化物上覆蓋金屬區（也標記為B）而連接於一起。在圖7中，標記為A1、A2的閘極電極及標記為B1、B2的閘極電極利用另一閘極電極A3或B3而連接於一起。在圖8中，標記為A1、A2的閘極電極利用氧化物上覆蓋金屬區（標記為A）而連接於一起且標記為B1、B2的閘極電極利用閘極電極（標記為B）而連接於一起。在圖9中，標記為A1、A2的閘極電極利用氧化物上覆蓋金屬區（標記為A）而連接於一起且標記為B1、B2的閘極電極利用另一氧化物上覆蓋金屬區（標記為B）而連接於一起。在圖10中，標記為A1、A2的閘極電極利用閘極電極A3而連接於一起且標記為B1、B2的閘極電極利用另一閘極電極B3而連接於一起。在圖11中，標記為A1、A2的閘極電極利用氧化物上覆蓋金屬區（標記為A）而連接於一起且標記為B1、B2的閘極電極利用閘極電極B3而連接於一起。在圖12中，標記為A1、A2的閘極電極利用通孔53及54而直接連接於一起且標記為B的閘極電極被共用。在圖13中，標記為A1、A2的閘極電極利用通孔53及54而直接連接於一起且標記為B1、B2的閘極電極利用通孔63及64而直接連接於一起。在圖14中，標記為A的閘極電極被共用且標記為B的閘極電極被共用。
圖15是可被實作以製造本文中所闡述的半導體裝置的實例的方法的流程圖。為幫助理解本過程，還可參照圖4，但是應理解，本過程並非僅限於本文中所闡述的任何具體的半導體裝置佈局。在所述方法中，在操作71期間形成至少一個主動區11來作為半導體裝置的部分。在操作72處在主動區11的至少一部分之上形成至少一個氧化物上覆蓋金屬區13，且在操作73處在主動區11的所述至少一部分之上形成至少一個閘極電極12。將閘極電極12形成為相對於氧化物上覆蓋金屬區13呈間隔開的關係。接下來，在操作74中在主動區的至少一部分之上形成至少一個金屬區14。可在與上面形成有氧化物上覆蓋金屬區13及閘極電極12的一個或多個層不同的層上形成金屬區14，且可將金屬區14配置成使得金屬區14可用於將閘極電極12及氧化物上覆蓋金屬區13連接至其他閘極電極12及其他氧化物上覆蓋金屬區13。例如，可將金屬區14配置成在與其中閘極電極12及氧化物上覆蓋金屬區13橫跨鰭型場效電晶體傳輸閘電路40的方向實質上垂直的方向上橫跨鰭型場效電晶體傳輸閘電路40。在操作75中，可在所述至少一個氧化物上覆蓋金屬區之上形成隔離/介電層。在操作76中，在主動區之上形成通孔以將閘極電極連接至金屬層。如以上所論述，由於隔離/介電層能幫助防止通孔與氧化物上覆蓋金屬區之間發生短接，因此可至少部分地以不存在任何最小通孔-主動區橫向間距的方式在主動區之上形成通孔。
本文中所闡述的實施例可提供一種半導體裝置，所述半導體裝置包括：至少一個主動區；至少一個閘極電極，位於所述至少一個主動區的一部分之上；以及通孔，位於所述至少一個主動區之上且用以將所述至少一個閘極電極中的一者連接至所述半導體裝置的另一部分。在某些實施例中，所述半導體裝置可進一步包括位於所述至少一個主動區的至少一部分之上的至少一個金屬層。所述至少一個金屬層可位於所述半導體裝置的與所述至少一個閘極電極所位於的層不同的層上。在某些實施例中，所述通孔可用以將所述至少一個閘極電極中的所述一者連接至所述至少一個金屬層中的一者。在某些實施例中，所述至少一個金屬層位於主動區之上。在某些實施例中，所述半導體裝置可進一步包括至少一個氧化物上覆蓋金屬區，所述至少一個氧化物上覆蓋金屬區位於所述至少一個主動區的與所述至少一個閘極電極所位於的所述主動區的所述部分不同的一部分之上。所述至少一個氧化物上覆蓋金屬區可位於所述半導體裝置的與所述至少一個金屬區所位於的所述半導體裝置的所述層不同的層上。在某些實施例中，所述至少一個金屬層可用以使所述至少一個閘極電極能夠利用所述至少一個金屬層連接至另一個至少一個閘極電極及/或另一個至少一個氧化物上覆蓋金屬區。在某些實施例中，同一所述閘極電極能夠具有位於主動區之上的位置處的通孔及位於不與主動區相關聯的位置處的通孔。在某些實施例中，所述半導體裝置可進一步包括氧化物上覆蓋金屬區，其中同一所述氧化物上覆蓋金屬區能夠具有位於主動區之上的位置處的通孔及位於不與主動區相關聯的位置處的通孔。
本文中所闡述的實施例可提供一種半導體裝置，所述半導體裝置包括：至少一個主動區；至少一個氧化物上覆蓋金屬區，形成於所述至少一個主動區的一部分之上；以及至少一個閘極電極，形成於所述至少一個主動區的與形成有所述氧化物上覆蓋金屬區的所述主動區的所述部分不同的一部分之上。所述半導體裝置可進一步包括位於所述至少一個主動區的至少一部分之上的至少一個金屬層，所述至少一個金屬層可位於所述半導體裝置的與上面形成有所述至少一個氧化物上覆蓋金屬區的層及上面形成有所述至少一個閘極電極的層不同的層上。通孔可形成於所述至少一個主動區之上且用以將所述至少一個閘極電極中的一者連接至所述至少一個金屬層中的一者。所述至少一個金屬層可用以使所述至少一個閘極電極能夠連接至另一個至少一個閘極電極及/或另一個至少一個氧化物上覆蓋金屬區。
本文中所闡述的實施例可提供一種傳輸閘電路，所述傳輸閘電路包括：至少一個主動區；至少一個氧化物上覆蓋金屬區，形成於所述至少一個主動區的一部分之上；隔離/介電層，形成於所述至少一個氧化物上覆蓋金屬區之上；以及至少一個閘極電極，形成於所述至少一個主動區的與形成有所述氧化物上覆蓋金屬區的所述主動區的所述部分不同的一部分之上。所述傳輸閘電路可進一步包括至少一個金屬層，所述至少一個金屬層位於所述至少一個主動區的至少一部分之上，所述至少一個金屬層可位於所述半導體裝置的與上面形成有所述至少一個氧化物上覆蓋金屬區的層及上面形成有所述至少一個閘極電極的層不同的層上。通孔可形成於所述至少一個主動區之上且用以將所述至少一個閘極電極中的一者連接至所述至少一個金屬層中的一者。所述至少一個金屬層可用以使所述至少一個閘極電極能夠連接至另一個至少一個閘極電極及/或另一個至少一個氧化物上覆蓋金屬區。
本文中所闡述的實施例可提供一種形成半導體裝置的方法，所述方法包括：形成至少一個主動區；在所述至少一個主動區的一部分之上形成至少一個氧化物上覆蓋金屬區；以及在所述至少一個主動區的與形成有所述氧化物上覆蓋金屬區的所述主動區的所述部分不同的一部分之上形成至少一個閘極電極。所述方法可進一步包括在所述至少一個主動區的至少一部分之上形成至少一個金屬層，所述至少一個金屬層可位於所述半導體裝置的與上面形成有所述至少一個氧化物上覆蓋金屬區的層及上面形成有所述至少一個閘極電極的層不同的層上。可形成通孔，所述通孔位於所述至少一個主動區之上且用以將所述至少一個閘極電極中的一者連接至所述至少一個金屬層中的一者。所述至少一個金屬層可用以使所述至少一個閘極電極能夠連接至另一個至少一個閘極電極及/或另一個至少一個氧化物上覆蓋金屬區。
在某些實施例中，所述半導體裝置可為傳輸閘電路。在某些實施例中，所述半導體裝置可執行異或邏輯運算。在某些實施例中，所述裝置可進一步包括形成於所述至少一個氧化物上覆蓋金屬區之上的隔離/介電層。在某些實施例中，由於不要求最小通孔-主動區橫向間距，因此所述至少一個金屬層可在佈局設計期間被更自由地利用。在某些實施例中，對於在所述半導體裝置內確定通孔的位置來說可存在多出近似20%、40%、或60%的選項。在某些實施例中，同一所述氧化物上覆蓋金屬區能夠具有位於主動區之上的位置處的通孔及位於不與主動區相關聯的位置處的通孔。在某些實施例中，同一所述閘極電極能夠具有位於主動區之上的位置處的通孔及位於不與主動區相關聯的位置處的通孔。在某些實施例中，由於在所述至少一個主動區中設置有位於所述至少一個氧化物上覆蓋金屬區之上的隔離層，因而提供了用於在所述半導體裝置內確定通孔的位置的更多選項。
在某些實施例中，本文中所闡述的所述半導體裝置可由半導體佈局形成。在某些實施例中，所述半導體佈局可包括本文中所闡述的所述結構及/或為用於形成本文中所闡述的各種結構的一組指令。在某些實施例中，所述指令可為存儲於非暫時性電腦可讀取記錄媒體中的程式。非暫時性電腦可讀取記錄媒體的某些實例包括但不僅限於外部的/可移除的及/或內部的/內置的存儲單元或記憶體單元，例如以下中的一者或多者：光碟，例如數位視訊光碟（DVD）；磁片，例如硬碟；半導體記憶體，例如唯讀記憶體（ROM）、隨機存取記憶體（RAM）；記憶體卡等。
以上所闡述的元件及過程提供在權利要求書中所列舉的元件的實例。所述元件及過程也提供所屬領域中的普通技術人員可如何製作及使用所主張發明的實例。此處闡述所述元件及過程以在不施加所述權利要求書中所未列舉的限制的條件下來提供實現方式及最佳方式。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，他們可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
1B-1B‧‧‧線 10‧‧‧裝置 11‧‧‧主動區 12‧‧‧閘極電極 13‧‧‧氧化物上覆蓋金屬區 14‧‧‧金屬區 15‧‧‧金屬區 16、17‧‧‧通孔、位置 16A、16B‧‧‧位置 20‧‧‧傳輸閘電路 21、22、23、24‧‧‧電晶體 25‧‧‧輸入 26‧‧‧輸入 27‧‧‧輸出 30‧‧‧鰭型場效電晶體傳輸閘電路 31、32‧‧‧連接 40‧‧‧傳輸閘電路 41、42、43、44、45、46、47、48、49、49-1、49-2、53、54、55、56、63、64、65、66‧‧‧通孔 51、52‧‧‧閘極電極A 61、62‧‧‧閘極電極B 71、72、73、74、75、76‧‧‧操作 81‧‧‧鰭 82‧‧‧閘極介電質 83‧‧‧源極及汲極區 84‧‧‧絕緣層 85‧‧‧隔離/介電層 A‧‧‧訊號、輸入、電壓、電極、氧化物上覆蓋金屬區 A1‧‧‧電極 A2‧‧‧電極 A3、B1、B2、B3‧‧‧閘極電極 B‧‧‧訊號、輸入、電壓、電極、氧化物上覆蓋金屬區
圖1A及圖1B是說明根據某些實施例的受約束性較小的間距規則約束的半導體裝置佈局的實例的示意圖。 圖2是根據某些實施例的被提供用於幫助理解本文中所闡述的實施例的傳輸閘電路的實例的示意圖。 圖3是根據某些實施例的用於圖2中所示傳輸閘電路的半導體裝置佈局的邏輯表示形式的實例的示意圖。 圖4是根據某些實施例的用於圖2中所示傳輸閘電路的受約束性較小的間距規則約束的半導體裝置佈局的實例的示意圖。 圖5至圖14是根據某些實施例的用於圖2中所示傳輸閘電路的受約束性較小的間距規則約束的半導體裝置佈局的其他實例的示意圖。 圖15是根據某些實施例的可被實作以製造本文中所闡述的半導體裝置的實例的方法的流程圖。
1B-1B‧‧‧線
10‧‧‧裝置
11‧‧‧主動區
12‧‧‧閘極電極
13‧‧‧氧化物上覆蓋金屬區
14‧‧‧金屬區
15‧‧‧金屬區
16、17‧‧‧通孔、位置
16A、16B‧‧‧位置

Claims (1)

  1. 一種半導體裝置，包括： 至少一個主動區； 至少一個閘極電極，位於所述至少一個主動區的一部分之上；以及 通孔，位於所述至少一個主動區之上且用以將所述至少一個閘極電極中的一者連接至所述半導體裝置的另一部分。
TW106111005A 2016-05-31 2017-03-31 半導體裝置 TW201743230A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662343248P 2016-05-31 2016-05-31
US15/367,513 US10277227B2 (en) 2016-05-31 2016-12-02 Semiconductor device layout

Publications (1)

Publication Number Publication Date
TW201743230A true TW201743230A (zh) 2017-12-16

Family

ID=60418509

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106111005A TW201743230A (zh) 2016-05-31 2017-03-31 半導體裝置

Country Status (3)

Country Link
US (1) US10277227B2 (zh)
CN (1) CN107452796A (zh)
TW (1) TW201743230A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111816656A (zh) * 2019-04-12 2020-10-23 台湾积体电路制造股份有限公司 Ic器件及其形成方法和生成ic布局图的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11710743B2 (en) * 2020-09-18 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6407434B1 (en) * 1994-11-02 2002-06-18 Lsi Logic Corporation Hexagonal architecture
KR100294449B1 (ko) * 1998-07-15 2001-07-12 윤종용 본딩패드하부에형성되는커패시터를구비한반도체집적회로장치
US6452778B1 (en) * 2000-06-19 2002-09-17 Cygnal Integrated Products, Inc. Parasitic insensitive capacitor in d/a converter
JP2005322700A (ja) * 2004-05-06 2005-11-17 Toshiba Corp 半導体装置及びその製造方法
US20060091423A1 (en) * 2004-10-29 2006-05-04 Peter Poechmueller Layer fill for homogenous technology processing
EP1858082A4 (en) * 2005-03-11 2011-01-19 Fujitsu Semiconductor Ltd IMAGE SENSOR WHERE A PHOTODIODE REGION IS EMBEDDED AND MANUFACTURING METHOD THEREFOR
JP2007299898A (ja) * 2006-04-28 2007-11-15 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置のレイアウト設計方法
EP1863034B1 (en) * 2006-05-04 2011-01-05 Hitachi, Ltd. Magnetic memory device
JP2008124423A (ja) * 2006-10-20 2008-05-29 Oki Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
KR101185554B1 (ko) * 2009-03-23 2012-09-24 에스케이하이닉스 주식회사 반도체 장치
US8076236B2 (en) * 2009-06-01 2011-12-13 Globalfoundries Inc. SRAM bit cell with self-aligned bidirectional local interconnects
US9496033B2 (en) * 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
JP2013030602A (ja) * 2011-07-28 2013-02-07 Panasonic Corp 半導体集積回路装置
US9461143B2 (en) * 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
JP6074985B2 (ja) * 2012-09-28 2017-02-08 ソニー株式会社 半導体装置、固体撮像装置、および半導体装置の製造方法
CN104733374A (zh) * 2013-12-20 2015-06-24 中芯国际集成电路制造(北京)有限公司 金属互连结构及其形成方法
CN103700629B (zh) * 2013-12-30 2016-10-12 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
US10177133B2 (en) * 2014-05-16 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
US9497592B2 (en) * 2014-07-03 2016-11-15 Qualcomm Incorporated Techniques for determining movements based on sensor measurements from a plurality of mobile devices co-located with a person
US9530689B2 (en) * 2015-04-13 2016-12-27 GlobalFoundries, Inc. Methods for fabricating integrated circuits using multi-patterning processes
US9640480B2 (en) * 2015-05-27 2017-05-02 Qualcomm Incorporated Cross-couple in multi-height sequential cells for uni-directional M1
KR102366975B1 (ko) * 2015-07-30 2022-02-25 삼성전자주식회사 반도체 장치
US9698179B2 (en) * 2015-08-03 2017-07-04 Globalfoundries Inc. Capacitor structure and method of forming a capacitor structure
JP6578172B2 (ja) * 2015-09-18 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置
US9825024B2 (en) * 2015-09-30 2017-11-21 Samsung Electronics Co., Ltd. Semiconductor device
KR102122107B1 (ko) * 2015-12-31 2020-06-12 매그나칩 반도체 유한회사 셀 피치가 감소된 반도체 소자의 제조 방법 및 이를 통해 형성된 반도체 소자
CN107195581B (zh) * 2016-03-15 2023-05-02 Imec 非营利协会 到栅极的完全自对准的接触
JP6594261B2 (ja) * 2016-05-24 2019-10-23 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111816656A (zh) * 2019-04-12 2020-10-23 台湾积体电路制造股份有限公司 Ic器件及其形成方法和生成ic布局图的方法
TWI780425B (zh) * 2019-04-12 2022-10-11 台灣積體電路製造股份有限公司 積體電路裝置及其形成方法、形成佈局圖方法
CN111816656B (zh) * 2019-04-12 2024-04-30 台湾积体电路制造股份有限公司 Ic器件及其形成方法和生成ic布局图的方法

Also Published As

Publication number Publication date
US20170346490A1 (en) 2017-11-30
CN107452796A (zh) 2017-12-08
US10277227B2 (en) 2019-04-30

Similar Documents

Publication Publication Date Title
US10007750B2 (en) Gate pad layout patterns for masks and structures
US10290653B2 (en) Integrated circuit layout structure
TWI514517B (zh) 積體電路
JP6333672B2 (ja) 半導体装置
KR20160028991A (ko) 반도체 장치 및 그 제조 방법
JP6826292B2 (ja) 半導体集積回路装置
WO2016117288A1 (ja) 半導体集積回路装置
KR20200110608A (ko) 개선된 컨택 및 슈퍼 비아를 포함하는 수직 전계 효과 트랜지스터 표준 셀 아키텍쳐
JP2012079942A (ja) 半導体装置
TW201743230A (zh) 半導體裝置
JP2004071903A (ja) 半導体装置
US20150206595A1 (en) Antifuse array architecture
JP7529121B2 (ja) 半導体装置
JP7041361B2 (ja) 半導体集積回路装置
JP6970357B2 (ja) 半導体集積回路装置
US10157902B2 (en) Semiconductor devices with cells comprising routing resources
JP2012099625A (ja) 半導体装置
TWI566415B (zh) 薄膜電晶體陣列基板及其製作方法、顯示面板以及薄膜電晶體結構
TW202205680A (zh) 多工器單元和具有偽裝設計的半導體元件，及形成多工器單元的方法
TWI576986B (zh) 記憶體結構
JP6622352B2 (ja) 半導体装置
TWI405093B (zh) 半導體元件庫之鄰接圖樣樣板結構
US11978738B2 (en) Digital blocks with electrically insulated and orthogonal polysilicon layers
JP2008072005A (ja) 半導体装置及びその設計方法
JP2017169118A (ja) 集積回路および電子機器