KR20100055731A - 레티클 및 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 레티클 및 반도체 소자의 형성 방법을 제공한다. 이 레티클은 투명 기판, 투명 기판 상에 배치된 제1 두께를 가지는 제1 위상 패턴, 제1 위상 패턴 상에 배치된 크롬 패턴, 및 투명 기판 상에 배치된 제2 두께를 가지는 제2 위상 패턴을 포함한다. 제1 위상 패턴과 크롬 패턴은 중첩되어 배치된다.
레티클, 위상이동마스크, 에스램, 공유 콘택 플러그

Description

레티클 및 반도체 소자의 형성 방법{RETICLE AND SEMICONDUCTOR DEVICE FORMING METHOD}
본 발명은 레티클에 관한 것으로, 더 구체적으로, 위상 이동 마스크에 관한 것이다.
반도체 기억 소자들 중에서 에스램은 디램에 비하여 전력소모가 낮고 동작 속도가 빠른 장점을 갖는다. 에스램은 공유 콘택 플러그를 가질 수 있다. 반도체 기억 소자들 중에서 에스램은 디램에 비하여 전력소모가 낮고 동작 속도가 빠른 장점을 갖는다.
본 발명이 이루고자 하는 일 기술적 과제는 위상 패턴을 이용한 레티클을 제공하는 것이다.
본 발명이 이루고자 하는 일 기술적 과제는 반도체 소자의 신뢰성을 향상시킨 공유 콘택 플러그를 가지는 형성 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 레티클은 투명 기판, 상기 투명 기판 상에 배치된 제1 두께를 가지는 제1 위상 패턴, 상기 제1 위상 패턴 상에 배치된 크롬 패턴, 및 상기 투명 기판 상에 배치된 제2 두께를 가지는 제2 위상 패턴을 포함하되, 상기 제1 위상 패턴과 상기 크롬 패턴은 중첩되어 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 두께는 상기 제2 두께보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 위상 패턴은 상기 제2 위상 패턴을 둘러싸고 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 위상 패턴은 상기 크롬 패턴보다 돌출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 위상 패턴 및 상기 제2 위상 패턴은 몰리브텐, 및 실리콘 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 두께는 80 nm 내지 100 nm일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 두께는 10 nm 내지 100 nm일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 위상층의 투과율은 10 퍼센트 내지 25 퍼센트일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 게이트 전극의 측벽에 스페 이서를 형성하는 단계, 상기 반도체 기판 전면 상에 층간 절연막을 형성하는 단계, 및 상기 층간 절연막을 패터닝하여 상기 게이트 전극을 노출시키는 제1 부분, 상기 반도체 기판을 노출시키는 제2 부분, 및 상기 제1 부분 및 제2 부분을 연결하는 제3 부분을 포함하는 공유 콘택 홀을 형성하는 단계를 포함한다. 상기 공유 콘택 홀은 투명 기판, 상기 투명 기판 상에 배치된 제1 두께를 가지는 제1 위상 패턴, 상기 제1 위상 패턴 상에 배치된 크롬 패턴, 및 상기 투명 기판 상에 배치된 제2 두께를 가지는 제2 위상 패턴을 포함하는 레티클을 이용하여 공유 콘택 마스크 패턴을 형성하고, 상기 공유 콘택 마스크 패턴을 식각 마스크로 상기 층간 절연막을 식각하여 상기 공유 콘택 홀을 형성할 수 있다. 상기 제3 영역은 상기 제2 위상 패턴에 대응되어 형성되고, 상기 제1 위상 패턴과 상기 크롬 패턴은 중첩되어 배치되고, 상기 제1 두께는 상기 제2 두께보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 영역은 상기 스페이서와 중첩되어 배치되고, 상기 제 3 영역 상에 상기 층간 절연막이 잔존할 수 있다.
본 발명의 일 실시예에 따른 제2 위상 패턴을 포함하는 레티클을 이용하여 공유 콘택 플러그를 형성할 수 있다. 상기 공유 콘택 홀의 형성 공정에서 게이트 전극의 측면에 배치된 스페이서의 손상을 감소시킬 수 있다. 결국, 상기 스페이서의 손상 방지는 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 레티클을 설명하는 평면도 및 단면도들이다. 도 1b는 도 1a의 I-I' 선을 따라 자른 단면도이다. 도 1c는 도 1a의 II-II' 선을 따라 자른 단면도이다.
도 1a 내지 도 1c를 참조하면, 레티클은 투명 기판(210), 상기 투명 기판(210) 상에 배치된 제1 두께(d1)를 가지는 제1 위상 패턴(220), 상기 제1 위상 패턴(220) 상에 배치된 크롬 패턴(230), 및 상기 투명 기판(240) 상에 배치된 제2 두께(d2)를 가지는 제2 위상 패턴(240)을 포함한다. 상기 제1 위상 패턴(220)과 상기 크롬 패턴(230)은 중첩되어 배치되고, 상기 제1 두께(d1)는 상기 제2 두께(d2)보다 클 수 있다.
상기 투명 기판(210)은 쿼츠일 수 있다. 상기 제1 위상 패턴(220) 및 상기 제2 위상 패턴(240)은 Mo, Si, O, N 중에서 적어도 하나를 포함할 수 있다. 상기 제1 위상 패턴(220)은 상기 제2 위상 패턴(240)을 둘러싸고 있을 수 있다. 상기 제1 위상 패턴(220)은 제1 방향에서 상기 크롬 패턴(230)보다 돌출될 수 있다. 상기 제1 위상 패턴(220)은 상기 제1 방향을 가로지르는 제2 방향에서 상기 제2 위상 패턴(240)과 접촉할 수 있다. 상기 제1 위상 패턴(220) 및 상기 제2 위상 패턴(240)의 투과율은 10 퍼센트 내지 25 퍼센트일 수 있다. 상기 제1 위상 패턴(220)의 상기 제1 두께(d1)는 80 nm 내지 100 nm일 수 있다. 상기 제2 위상 패턴(240)의 상기 제2 두께(d2)는 10 nm내지 100 nm일 수 있다. 상기 제2 위상 패턴(240) 상에 상기 크롬 패턴(230)은 배치되지 않는다. 상기 제2 위상 패턴(240)의 투과율에 따라 노광 공정시 포토 레지스트(미도시)의 남는 정도가 변할 수 있다.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 레티클을 설명하는 평면도 및 단면도이다. 도 2b는 도 2a의 III-III' 선을 따라 자른 단면도이다. 도 2c는 도 2a의 IV-IV' 선을 따라 자른 단면도이다.
도 2a 내지 도 2c를 참조하면, 레티클은 투명 기판(210), 상기 투명 기판(210) 상에 배치된 제1 두께(d1)를 가지는 제1 위상 패턴(220), 상기 제1 위상 패턴(220) 상에 배치된 크롬 패턴(230), 및 상기 투명 기판(230) 상에 배치된 제2 두께(d2)를 가지는 제2 위상 패턴(240)을 포함한다. 상기 제1 위상 패턴(220)과 상기 크롬 패턴(230)은 중첩되어 배치되고, 상기 제1 두께(d1)는 상기 제2 두께(d2)보다 클 수 있다.
상기 투명 기판(210)은 쿼츠일 수 있다. 상기 제1 위상 패턴(220) 및 상기 제2 위상 패턴(240)은 Mo, Si, O, N 중에서 적어도 하나를 포함할 수 있다. 상기 제1 위상 패턴(220)은 상기 제2 위상 패턴(240)을 둘러싸고 있을 수 있다. 상기 제1 위상 패턴(220)은 제1 방향 및 상기 제1 방향을 가로지르는 제2 방향에서 상기 크롬 패턴(230)보다 돌출될 수 있다. 상기 제1 위상 패턴(220)은 상기 제1 방향을 가로지르는 제2 방향에서 상기 제2 위상 패턴(240)과 접촉할 수 있다. 상기 제1 위상 패턴(220) 및 상기 제2 위상 패턴(240)의 투과율은 10 퍼센트 내지 25 퍼센트일 수 있다. 상기 제1 위상 패턴(220)의 상기 제1 두께는 80 nm 내지 100 nm일 수 있다. 상기 제2 위상 패턴(240)의 상기 제2 두께는 10 nm내지 100 nm일 수 있다. 상기 제2 위상 패턴의 투과율에 따라 노광 공정시 포토 레지스트(미도시)를 남는 정도가 변할 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 레티클을 형성하는 방법을 단면도들이다. 도 3a 내지 도 3d는 도 1a의 I-I' 선을 따라 자른 단면도들이다.
도 3a를 참조하면, 투명 기판(210) 상에 제1 위상막(220a) 및 크롬막(230a)이 차례로 적층될 수 있다. 상기 투명 기판(210)은 쿼츠 기판일 수 있다. 상기 제1 위상막(220a)은 Mo, 및 Si 중에서 적어도 하나를 포함할 수 있다. 상기 제1 위상막은 MoSiON일 수 있다. 상기 크롬막(230a)은 크롬을 포함할 수 있다.
도 3b를 참조하면, 상기 크롬막(230a) 상에 제1 포토 레지스트 패턴(미도시)을 형성하고, 상기 제1 포토 레지스트 패턴을 식각 마스크로 하여 상기 크롬막(230a)을 선택적으로 식각하여 크롬 패턴(230)을 형성할 수 있다. 상기 제1 포토 레지스트 패턴은 전자빔 리소그라피 기술을 이용하여 형성할 수 있다.
도 3c를 참조하면, 상기 크롬 패턴(230)이 형성된 투명 기판(210) 상에 제2 포토 레지스트 패턴(미도시)을 형성하고, 상기 제2 포토 레지스트 패턴을 식각 마스크로 하여 상기 제1 위상막(220a)을 선택적으로 식각하여 제1 위상 패턴(220) 및 제2 예비 위상 패턴(240b)을 형성할 수 있다.
도 3d를 참조하면, 상기 제1 위상 패턴(220) 및 제2 예비 위상 패턴(240b)이 형성된 투명 기판(210) 상에 제3 포토 레지스트 패턴(미도시)을 형성하고, 상기 제3 포토 레지스트 패턴을 식각 마스크로 상기 제2 예비 위상 패턴(240b)을 식각하여 제2 위상 패턴(240)을 형성할 수 있다. 이에 따라, 상기 제1 위상 패턴의 두께는 상기 제2 위상 패턴의 두께보다 높을 수 있다.
도 4은 일반적인 씨모스 에스램 셀의 등가 회로도이다.
도 4을 참조하면, 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터들(TD1, TD2), 한 쌍의 전송 트랜지스터들(TA1, TA2) 및 한 쌍의 부하 트랜지스터들(TL1, TL2)로 구성된다. 여기서, 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 한 쌍의 전송 트랜지스터들(TA1, TA2)은 모두 NMOS 트랜지스터인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)은 모두 PMOS 트랜지스터들일 수 있다.
상기 제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TA1)는 서로 직렬 연결된다. 상기 제1 구동 트랜지스터(TD1)의 소오스 영역은 접지라인(ground line: Vss)과 연결되고, 상기 제1 전송 트랜지스터(TA1)의 드레인 영역은 제1 비트라인(BL)과 연결된다. 이와 마찬가지로, 상기 제2 구동 트랜지스터(TD2)와 제2 전송 트랜지스터(TA2) 역시 서로 직렬로 연결된다. 그리고, 상기 제2 구동 트랜지스터(TD2)의 소오스 영역은 상기 접지 라인(Vss)과 연결되고, 상기 제2 전송 트랜 지스터(TA2)의 드레인 영역은 제2 비트라인(/BL)과 연결된다.
한편, 상기 제1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원선(power line; Vcc) 및 상기 제1 구동 트랜지스터(TD1)의 드레인 영역과 접속된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 전원선(power line; Vcc) 및 제2 구동 트랜지스터(TD2)의 드레인 영역과 접속된다. 상기 제1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 전송 트랜지스터(TA1)의 소오스 영역은 제1 노드(N1)에 해당한다. 또한, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제2 전송 트랜지스터(TA2)의 소오스 영역은 제2 노느(N2)에 해당한다. 상기 제1 구동 트랜지스터(TD1)의 게이트 전극 및 제1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제2 노드(N2)와 접속되고, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제1 노드(N1)에 접속된다. 또한, 상기 제1 및 제2 전송 트랜지스터들(TA1, TA2)의 게이트 전극들은 워드라인(WL)에 접속된다.
도 4에 보여진 CMOS SRAM 셀의 등가 회로도는 여러 가지의 형태로 반도체 기판에 구현될 수 있다. 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제1 노드(N1)에서, 상기 제1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 전송 트랜지스터(TA1)의 소오스 영역에 전기적으로 연결된다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평 면도 및 단면도들이다. 도 5b는 도 5a의 V-V' 선을 따라 자른 단면도이다. 도 5b는 도 5a의 VI-VI' 선을 따라 자른 단면도이다. 여기서, 상기 평면도는 2개의 단위 셀들을 보여준다. X축(제1 방향)을 따라 서로 이웃하는 두 개의 단위 셀은 Y축(제2 방향)에 대하여 거울 대칭이 되도록 연장된다. 또한 Y축을 따라 이웃하는 두 개의 단위 셀은 X축에 대하여 거울 대칭이 되도록 배치될 수 있다(미도시).
도 4 및 도 5a 내지 도 5c를 참조하면, 씨모스 에스램 셀을 구현하기 위하여, 상기 제1 구동 트랜지스터(TD1)의 드레인과 상기 제1 전송 트랜지스터(TA1)의 소오스는 같은 활성영역 상에 형성하여 공유할 수 있다. 또한, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 제2 부하 트랜지스터(TL2)의 게이트 전극은 하나의 공통 게이트 전극으로 연결되고, 상기 공통 게이트 전극과 제1 부하 트랜지스터(TL1)의 드레인 영역을 하나의 공유 콘택 플러그를 이용하여 연결할 수 있다. 한편, 상기 제1 부하 트랜지스터(TL1)의 드레인 영역은 반도체 기판의 활성영역에 존재할 수 있어 상기 공유 콘택 플러그는 위치에 따른 높이 차이가 난다.
상기 공유 콘택 플러그는 공유 콘택 홀을 형성하여, 상기 공유 콘택 홀에 도전성 물질을 채워서 형성할 수 있다. 상기 공유 콘택 홀을 형성하기 위하여 식각하는 경우, 상기 공유 게이트 전극의 측벽에 배치되는 스페이서는 상기 공통 게이트 전극과 상기 반도체 기판의 높이 차이에 의하여 과식각(over etch)이 수행되어, 상기 스페이서는 손상될 수 있다. 상기 스페이서의 손상은 소자의 불량 및 신뢰성을 악화시킬 수 있다. 따라서, 상기 스페이서의 손상을 방지하는 기술이 필요하다.
도 5a 내지 도 5c를 참조하면, 반도체 기판(100)에 Y축 방향으로 서로 이격된 제1, 제2, 제3, 제4의 활성영역들(105a, 105b, 105c, 105d)이 배치된다. 상기 활성영역들(105a, 105b, 105c, 105d)은 X축과 평행하도록 연장된다. 상기 활성영역들은(105a, 105b, 105c, 105d)은 소자분리막(110)에 의하여 정의된다. 상기 제1 활성영역(105a) 및 제4 활성영역(105d)의 연장된 길이는 상기 제2 활성영역(105b) 및 제3 활성영역(105c)의 연장된 길이 보다 클 수 있다. 상기 제2 활성영역(105b)은 단위 셀 영역의 좌측에 정렬할 수 있고, 상기 제3 활성영역(105c)은 단위 셀 영역의 우측에 정렬할 수 있다.
제1 게이트 전극(130a)은 상기 제1 활성영역(105a) 및 제2 활성영역(105b)의 상부를 가로지르도록 배치되고, 상기 제3 활성영역(105c)의 가장 자리 일부를 덮도록 배치될 수 있다. 제2 게이트 전극(130b)은 상기 제4 활성영역(105d)의 상부를 가로지르도록 배치된다. 제3 게이트 전극(130c)은 상기 제1 활성영역(105a)의 상부를 가로지르도록 배치된다. 제4 게이트 전극(130d)은 상기 제3 활성영역(105c) 및 제 4 활성영역 (105d)의 상부를 가로지르도록 배치되고, 상기 제2 활성영역(105b)의 가장 자리 일부를 덮도록 배치된다.
상기 게이트 전극들(130a-d)과 상기 활성영역들(150a-d)에 의하여 트랜지스터들이 정의된다. 구체적으로, 상기 제2 구동 트랜지스터(TD2)는 상기 제1 활성영역(105a)과 상기 제1 게이트 전극(130a)에 의하여 정의되고, 제2 부하 트랜지스터(TL2)는 상기 제2 활성영역(105b)과 상기 제1 게이트 전극(130a)에 의하여 정의되고, 상기 제1 전송 트랜지스터(TA1)은 상기 제4 활성영역(105d)과 상기 제2 게이트 전극(130b)에 의하여 정의되고, 상기 제2 전송 트랜지스터(TA2)는 상기 제1 활성영역(105a)과 상기 제3 게이트 전극(130c)에 의하여 정의되고, 상기 제1 부하 트랜지스터(TL1)은 상기 제3 활성영역(105c)과 상기 제4 게이트 전극(130d)에 의하여 정의되고, 상기 제1 구동 트랜지스터(TD1)은 상기 제4 활성영역(105d)과 상기 제4 게이트 전극(130d)에 의하여 정의된다. 상기 제1 부하 트랜지스터(TL1)와 상기 제2 부하 트랜지스터(TL2)는 PMOS이고, 그 외의 트랜지스터는 NMOS이다. 따라서, NMOS/PMOS를 형성하도록 상기 제2 및 제3 활성영역들(105b, 105c)은 N형으로 도핑되어 N well이 되고, 상기 제1 및 제4 활성영역들(105a, 150d)은 P형으로 도핑되어 P well이 된다.
상기 게이트 전극들(130)은 측벽에 스페이서(140)를 가질 수 있다. 상기 제2 구동 트랜지스터(TD2)와 상기 제2 부하 트랜지스터(TL2)의 게이트 전극인 제1 게이트 전극(130a)은 상기 제1 구동 트랜지스터(TD1) 및 제1 부하 트랜지스터(TL1)의 드레인 영역, 및 제1 전송 트랜지스터(TA1)의 소오스 영역에 전기적으로 연결된다. 이러한 전기적 연결을 위하여, 상기 제2 부하 트랜지스터(TL2)의 제1 게이트 전극(130a)는 상기 제1 부하 트랜지스터(TL1)의 드레인과 공유 콘택 플러그(180)를 통하여 연결된다. 상기 제1 전송 트랜지스터(TA1)와 상기 제1 구동 트랜지스터(TD1)는 제4 활성영역(105d)에 배치되어 있으므로, 상기 제1 전송 트랜지스터(TA1)의 소오스 와 상기 제1 구동 트랜지스터(TD1)의 드레인은 서로 공유한다. 따라서, 상기 제1 전송 트랜지스터(TA1)의 소오스 및 상기 제1 구동 트랜지스터(TD1)의 드레인은 상기 공유 콘택 플러그(180)와 서로 전기적으로 연결되도록 배 선(미도시)이 형성될 수 있다. 즉, 콘택 플러그(175)는 상기 제1 전송 트랜지스터(TA1)의 소오스 및 상기 제1 구동 트랜지스터(TD1)의 드레인 상에 형성되고, 상기 공유 콘택 플러그(180)와 상기 콘택 플러그(175)를 서로 전기적으로 연결되도록 금속 배선(미도시)을 형성한다.
또한, 상기 제1 구동 트랜지스터(TD1) 과 상기 제1 부하 트랜지스터(TL1)의 게이트 전극인 제4 게이트 전극(130d)은 상기 제2 구동 트랜지스터 (TD2) 및 상기 제2 부하 트랜지스터 (TL2)의 드레인 영역, 및 상기 제2 전송 트랜지스터(TA2)의 소오스 영역에 전기적으로 연결된다. 이러한 전기적 연결을 위하여, 상기 제1 부하 트랜지스터 (TL1)의 제4 게이트 전극(130d)는 상기 제2 부하 트랜지스터(TL2)의 드레인과 공유 콘택 플러그(180)를 통하여 연결된다. 상기 제2 전송 트랜지스터(TA2)와 상기 제2 구동 트랜지스터(TD2)는 상기 제1 활성영역(105a)에 배치되어 있으므로, 상기 제2 전송 트랜지스터(TA2)의 소오스 와 상기 제1 구동 트랜지스터(TD2)의 드레인은 공유한다. 따라서, 상기 제2 전송 트랜지스터(TA2)의 소오스 및 상기 제2 구동 트랜지스터(TD2)의 드레인은 상기 공유 콘택 플러그(180)와 서로 전기적으로 연결되도록 배선(미도시)이 형성될 수 있다. 즉, 콘택 플러그(175)는 상기 제2 전송 트랜지스터(TA2)의 소오스 및 상기 제2 구동 트랜지스터(TD2)의 드레인 상에 형성되고, 상기 공유 콘택 플러그(180)와 상기 콘택 플러그(175)를 서로 전기적으로 연결되도록 금속 배선(미도시)이 형성될 수 있다.
상기 공유 콘택 플러그들(180)은 상기 제1 게이트 전극(130a) 및 상기 제3 활성영역(105c)을 전기적으로 연결하고, 상기 제4 게이트 전극(130d) 및 상기 제2 활성영역(105b)을 전기적으로 연결하는 도전부분이다.
상기 공유 콘택 플러그(180)는 상기 제1 게이트 전극(130a) 상에 배치된 제 1 부분(180a), 상기 제3 활성영역(105c) 상에 배치된 제2 부분(180b), 및 상기 제 1 부분(180a) 및 제 2 부분(180b)을 연결하는 제3 부분(180c)을 포함할 수 있다. 상기 제1 부분(180a), 제2 부분(180b) 및 제3 부분(180c)은 제 1 방향을 따라 배열될 수 있다. 상기 제3 부분(180c)의 하부에는 층간 절연막(150)이 잔존할 수 있다.
상기 제3 부분(180c)의 폭(c)은 상기 스페이서(140)의 폭(d) 보다 클 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 반도체 기판(100) 상에 형성된 게이트 절연막(120) 및 게이트 전극(130), 상기 게이트 전극(130a)의 측벽에 형성된 스페이서(140), 상기 반도체 기판(100) 전면 상에 형성된 층간 절연막(150), 상기 게이트 전극(130a) 상에 배치된 제 1 부분(180a), 상기 반도체 기판(100) 상에 배치된 제2 부분(180b), 및 상기 제 1 부분 및 제 2 부분을 연결하는 제3 부분(180c)을 포함하는 공유 콘택 플러그(180)을 포함할 수 있다. 상기 제1 부분(180a), 제2 부분(180b) 및 제3 부분(180c)은 제 1 방향을 따라 배열될 수 있다. 상기 공유 콘택 플러그(180)는 평면도에서 바(bar) 형태일 수 있다. 상기 공유 콘택 플러그(180)의 형태는 다양하게 변형될 수 있다.
상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및 SOI(silicon on insulator) 기판 중에서 하나를 포함할 수 있다. 상기 소자분리막(110)은 실리콘 산화막, 실리콘 산화 질화막, 실리콘 질화막 중에서 적어도 하나를 포함할 수 있다. 상기 소자분리막(110)에 의하여 활성영역들(105a,105b,105c,105d)이 정의된다. 상기 게이트 절연막(120)은 실리콘 산화막, 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 게이트 전극(130)은 도전성 물질로, 금속, 금속 합금, 도핑된 폴리 실리콘 중에서 적어도 하나를 포함할 수 있다. 상기 게이트 전극(130)의 측벽에 형성된 스페이서(140)는 실리콘 질화막, 실리콘 산화막 중에서 적어도 하나를 포함할 수 있다.
반도체 기판(100) 전면 상에 형성된 층간 절연막(150)은 실리콘 산화막일 수 있다. 상기 층간 절연막(150)은 평탄화되어 상기 층간 절연막(150)의 상부면은 일정한 높이를 유지할 수 있다.
상기 공유 콘택 플러그(180)의 제3 부분(180c)의 하부에는 층간 절연막(150)이 제거되지 않고 잔존할 수 있다. 잔존하는 상기 층간 절연막(150)의 형태는 다양하게 변형될 수 있다. 잔존하는 상기 층간 절연막(150)은 상기 스페이서(140)의 손상을 방지한다. 다만, 상기 공유 콘택 플러그(180)의 제1 부분(180a) 및 제2 부분(180b)은 제3 부분(180c)을 통하여 전기적으로 연결된다. 상기 공유 콘택 플러그(180)의 상부면은 평탄화될 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 5a의 V-V' 및 도 5a의 VI-VI'를 따라 자른 단면도들이다.
도 6a를 참조하면, 상기 반도체 기판(100)에 복수의 소자분리막들(110) 및 활성영역들(105a,105b,105c,105d)을 형성하는 단계를 포함할 수 있다. 상기 활성영역들(105a,105b,105c,105d)의 배치는, 도 5a에서 설명한 것처럼, X축과 평행하도록 배치된다.
상기 활성영역들(105a,105b,105c,105d)이 형성된 반도체 기판(100) 상에 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 실리콘 산화막으로, 열산화막 제조 공정에 의하여 형성될 수 있다.
상기 게이트 절연막(120)이 형성된 반도체 기판(100) 상에 게이트 도전막을 형성할 수 있다. 상기 게이트 도전막은 도핑된 폴리실리콘일 수 있다. 상기 게이트 도전막을 패터닝하여 게이트 전극들(130a,130b,130c,130d)을 형성할 수 있다. 상기 게이트 전극들(130a,130b,130c,130d)이 형성된 반도체 기판(100) 상에 스페이서막(미도시)을 형성하고, 상기 스페이서막을 이방성 식각하여 스페이서(140)를 형성할 수 있다. 상기 스페이서(140)가 형성된 반도체 기판(100) 상에 층간 절연막(150)을 형성할 수 있다. 이어서, 평탄화 공정을 진행하여 상기 층간 절연막(150)은 평탄화될 수 있다.
공유 콘택 마스크 패턴(160)은 포토 레지스트를 도포하고, 도 1 및 도 2에서 설명한 레티클(200)을 이용하여 형성할 수 있다. 상기 공유 콘택 마스크 패턴(160)은 상기 포토 레지스트의 전부 및/또는 일부 제거를 제거하여 형성될 수 있다. 상기 공유 콘택 마스크 패턴(160)에서 포토 레지스트가 전부 제거된 부분은 제1 부분(190a) 및 제 2 부분(190b)을 형성할 수 있다. 상기 포토 레지스트의 일부가 제거된 부분은 상기 제3 부분(190c)을 형성할 수 있다. 상기 제3 부분(190c)에서 상기 포토 레지스트(160a)의 일부가 잔존할 수 있다. 즉, 상기 제3 부분(190c)의 포토 레지스트(160a)의 두께는 다른 부분의 포토 레지스트의 두께보다 얇을 수 있 다. 상기 공유 콘택 마스크 패턴(160)에서 상기 포토 레지스트가 일부 제거된 부분(190)의 중심 부분인 제3 부분(190c)은 상기 스페이서(140) 상에 배치될 수 있다. 상기 제3 부분(190c)은 도 1 및 도 2 에서 설명한 제2 위상 패턴을 이용하여 형성할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 5a의 V-V' 및 도 5a의 VI-VI'를 따라 자른 단면도들이다.
상기 공유 콘택 마스크 패턴을 이용하여 상기 층간 절연막(150)을 패터닝하여 상기 게이트 전극(130a)을 노출시키는 제1 부분(170a), 상기 반도체 기판(100)을 노출시키는 제2 부분(170b), 및 상기 제1 부분(170a) 및 제2 부분(170b)을 연결하는 제3 부분(170c)을 포함하는 공유 콘택 홀(170)을 형성할 수 있다. 상기 공유 콘택 홀(170)은 상기 제1 부분(170a), 제2 부분(170b) 및 제3 부분(170c)은 제 1 방향을 따라 배열될 수 있다.
구체적으로, 상기 공유 콘택 홀(170)은 공유 콘택 마스크 패턴(160)에 의하여 형성될 수 있다. 상기 공유 콘택 마스크 패턴(160)을 식각 마스크로 상기 층간 절연막(150)을 식각하여 상기 공유 콘택 홀(170)을 형성할 수 있다. 상기 공유 콘택 마스크 패턴(160)을 식각 마스크로 상기 층간 절연막(150)을 식각하면, 상기 공유 콘택 마스크 패턴(160)의 제1 부분(190a), 제2 부분(190b), 및 제3 부분(190c)은 상기 공유 콘택 홀(170)의 제1 부분(170a), 제2 부분(170b), 및 제3 부분(170c)에 각각 대응할 수 있다. 상기 공유 콘택 마스크 패턴(190)은 영역에 따라, 상기 포토 레지스트의 두께가 다를 수 있다. 상기 공유 콘택 마스크(190)를 식각 마스크 로 상기 층간 절연막(150)을 식각하면, 영역에 따라 상기 층간 절연막(150)의 리세스 정도가 다를 수 있다. 상기 제3 영역(170c)에 상기 층간 절연막(150)은 잔존할 수 있다. 상기 식각 공정에서 통상의 반도체 기판(100)을 노출하거나 또는 게이트 전극을 노출하는 통상의 콘택 홀(175)이 동시에 형성될 수 있다. 상기 식각 단계에서 상기 층간 절연막(150)과 상기 스페이서(140)는 식각 선택성을 가질 수 있다. 즉, 상기 스페이서(140)의 식각률은 상기 층간 절연막(150)의 식각률 보다 작을 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 공유 콘택 홀(170)은 도전성 물질로 채워질 수 있다. 상기 도전성 물질은 도핑된 폴리 실리콘, 금속, 또는 금속 합금 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 공유 콘택 홀(170)을 채우는 도전성 물질이 형성된 반도체 기판(100)을 평탄화하여, 공유 콘택 플러그(180) 및 콘택 플러그(185)를 형성할 수 있다. 또한, 통상의 콘택 홀(175)에 도전성 물질이 채워져 콘택 플러그(185)가 형성될 수 있다. 상기 평탄화는 화학 기계적 연마 기술 또는 에치백 기술이 이용될 수 있다. 상기 평탄화는 상기 층간 절연막(150)이 노출될 때까지 수행될 수 있다. 이어서, 상기 공유 콘택 플러그(180) 및/또는 콘택 플러그(185)를 연결하는 배선 공정이 수행될 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 레티클을 설명하는 평면도 및 단면도들이다.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 레티클을 설명하는 평면도 및 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 레티클을 형성하는 방법을 단면도들이다.
도 4은 일반적인 씨모스 에스램 셀의 등가 회로도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도 및 단면도들이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 5a의 V-V' 및 도 5a의 VI-VI'를 따라 자른 단면도들이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 5a의 V-V' 및 도 5a의 VI-VI'를 따라 자른 단면도들이다.

Claims (10)

  1. 투명 기판;
    상기 투명 기판 상에 배치된 제1 두께를 가지는 제1 위상 패턴;
    상기 제1 위상 패턴 상에 배치된 크롬 패턴; 및
    상기 투명 기판 상에 배치된 제2 두께를 가지는 제2 위상 패턴을 포함하되,
    상기 제1 위상 패턴과 상기 크롬 패턴은 중첩되어 배치되는 것을 특징으로 하는 레티클.
  2. 제 1 항에 있어서,
    상기 제1 두께는 상기 제2 두께보다 큰 것을 특징으로 하는 레티클.
  3. 제 1 항에 있어서,
    상기 제1 위상 패턴은 상기 제2 위상 패턴을 둘러싸고 있는 것을 특징으로 하는 레티클.
  4. 제 1 항에 있어서,
    상기 제1 위상 패턴은 상기 크롬 패턴보다 돌출된 것을 특징으로 하는 레티클.
  5. 제 1 항에 있어서,
    상기 제1 위상 패턴 및 상기 제2 위상 패턴은 몰리브텐, 및 실리콘 중에서 적어도 하나를 포함하는 것을 특징으로 하는 레티클.
  6. 제 1 항에 있어서,
    상기 제1 두께는 80 nm 내지 100 nm인 것을 특징으로 하는 레티클.
  7. 제 1 항에 있어서,
    상기 제2 두께는 10 nm 내지 100 nm인 것을 특징으로 하는 레티클.
  8. 제 1 항에 있어서,
    상기 제1 위상층의 투과율은 10 퍼센트 내지 25 퍼센트인 것을 특징으로 하는 레티클.
  9. 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 측벽에 스페이서를 형성하는 단계;
    상기 반도체 기판 전면 상에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 패터닝하여 상기 게이트 전극을 노출시키는 제1 부분, 상기 반도체 기판을 노출시키는 제2 부분, 및 상기 제1 부분 및 제2 부분을 연결하는 제3 부분을 포함하는 공유 콘택 홀을 형성하는 단계를 포함하되,
    상기 공유 콘택 홀은 투명 기판, 상기 투명 기판 상에 배치된 제1 두께를 가지는 제1 위상 패턴, 상기 제1 위상 패턴 상에 배치된 크롬 패턴, 및 상기 투명 기판 상에 배치된 제2 두께를 가지는 제2 위상 패턴을 포함하는 레티클을 이용하여 공유 콘택 마스크 패턴을 형성하고, 상기 공유 콘택 마스크 패턴을 식각 마스크로 상기 층간 절연막을 식각하여 형성하되,
    상기 제3 영역은 상기 제2 위상 패턴에 대응되어 형성되고, 상기 제1 위상 패턴과 상기 크롬 패턴은 중첩되어 배치되고, 상기 제1 두께는 상기 제2 두께보다 큰 반도체 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 제3 영역은 상기 스페이서와 중첩되어 배치되고, 상기 제 3 영역 상에 상기 층간 절연막이 잔존하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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