JP3884934B2 - 半導体装置のパターン形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。より詳細には、パターンのライン末端部(即ち、ラインエッジ)がラウンディングされることを防止することができるパターン形成方法に関する。
【0002】
【従来の技術】
半導体装置の各種パターンは、リソグラフィー(Lithography)技術により形成される。リソグラフィー技術は、絶縁層や導電層上にフォトレジスト膜を形成する段階(a)と、このフォトレジスト膜の所定部分にX線や紫外線を照射して、その部位の溶解度を変化させる段階(b)と、露光されたフォトレジスト膜を現像して高い溶解度を有する部位を除去することにより、フォトレジストパターンを形成する段階(c)と、パターンが形成される層の露出された部位をエッチングして、配線や電極などの各種パターンを形成する段階(d)とを具備する。
【0003】
図1及び図2は、従来のリソグラフィー工程による半導体装置のパターン形成方法を説明するための平面図である。
【0004】
図1は、半導体基板上に直四角形のアイランド(island)形パターンを形成するために使用されるフォトマスクを部分的に図示した平面図として、透明なマスク基板10上に直四角形のアイランド形パターンを有する遮光膜パターン12が形成されている。
【0005】
従来のパターン形成方法によると、フォトマスクを露光させ、ウェーハ(即ち、半導体基板)上に塗布されているフォトレジスト膜の溶解度を変化させた後、このフォトレジスト膜を現像して所定のパターンを形成する。
【0006】
しかし、前記露光のときに、遮光膜パターンの末端部又はラインエッジ12aで3次元的光学回折現象が発生する。これにより、図2に図示したように、半導体基板20上には具現しようとする直四角形のパターン24が形成されず、末端部又はラインエッジがラウンドされたフォトレジストパターン22となる。
【0007】
このような3−D現象を光近接効果(Optical proximity effect)というが、ライン/スペース(以下、“L/S”とする)パターンのような周期的なグレーンタイプのパターンでは、光近接効果の影響が激しくない。しかし、ダイナミックランダムアクセスメモリ(dynamic random access memory;DRAM)装置のキャパシタの電極やスタティックランダムアクセスメモリ(static random access memory;SRAM)装置のゲート電極のようなアイランド形パターンでは、光近接効果によるパターンのラインエッジのラウンディングが回路動作に激しい影響を及ぼす。
【0008】
特に、素子のデザインルールが減少するにつれて、このようなラウンディングが激しく発生し、その結果パターンサイズが減少し、工程マージンが急激に減少される。例えば、SRAM装置のゲート電極の場合、ラインエッジのラウンディングが約70nmであるとき、その下層である活性領域に対する拡張マージンが約30nm程度で相当に小さくなる。従って、ゲート電極の活性領域に対するオーバーラップマージンが足りなく、工程マージンが低下され、リーク電流が増加する。
【0009】
上述したパターンのラインエッジラウンディングを防止するために、従来は入射光の位相を反転させる位相反転マスク(phase shift mask;PSM)を使用したり、フォトマスクの遮光膜パターンのうち、ラウンディング現象が発生する部分に棒形補助パターンを形成するフィード(feed)形光近接補正方法を使用したりしている。
【0010】
位相反転マスクの場合は、位相反転膜を通過した光と残り部位を通過した光が互いに逆位相であるために、光の回折特性を利用してパターンイメージのコントラストを増加させることができる反面、パターンのラインエッジラウンディングは完全に除去されない。
【0011】
フィード形光近接補正方法の場合は、0.15μmデザインルールのパターンに適用する際は、ラウンディングが30〜40nm程度で改善されオーバーラップマージンが増加されるが、0.12μmのデザインルールを有するパターンでは、ラウンディングの改善に限界を示す。
【0012】
従って、パターンのラインエッジラウンディングを改善するために、2枚のフォトマスクを使用する二重露光方法によりパターンを形成する方法が開発された。
【0013】
図3乃至図6は、韓国特許第97−37588号に開示されている従来の二重露光方法による半導体装置のパターン形成方法を説明するための断面図及び平面図である。
【0014】
図3は、パターンを具現する被エッチング層52が形成されている半導体基板50上に塗布されたフォトレジスト層54の断面図である。
【0015】
図4は、縦方向に延びるパターン54aが形成されている第1フォトマスクを通じて露光されたフォトレジスト層54の平面図である。
【0016】
図5は、横方向に延びるパターン54bが形成されている第2フォトマスクを通じて露光されたフォトレジスト層54の平面図である。
【0017】
図6は、図5の切断線2−2による断面図であり、前記フォトレジスト層54を現像して得られたフォトレジストパターン54cを示す。このようにして形成されたフォトレジストパターン54cをエッチングマスクに利用して、前記被エッチング層52をエッチングすることにより半導体基板50上に所望する所定パターンを形成する。
【0018】
しかしながら、上述した従来の二重露光方法は、光学回折現象を防止することができるが、二度の露光工程の間に2次露光パターン54bと1次露光パターン54aが互いに交差される領域で、潜在イメージ(latent image)が重畳されるために、パターンのラウンディングが発生する。
【0019】
【発明が解決しようとする課題】
従って、本発明の第1目的は、パターンのラインエッジラウンディングを防止することができる半導体装置のパターン形成方法を提供することである。
【0020】
本発明の第2目的は、ライン/スペースパターンとアイランド形パターンにより同時にパターニングされるパターンを形成する場合において、前記パターンのラインエッジにラウンディングが発生することを防止することができる半導体装置のパターン形成方法を提供することである。
【0021】
【課題を解決するための手段】
前記した第1目的を達成するための本発明は、半導体基板上にアイランド形パターンを形成する被エッチング層を形成する段階と、被エッチング層上にハードマスク層を形成する段階と、ハードマスク層をパターニングしてアイランド形パターンの第1方向の第1外郭を限定する第1ハードマスク層パターンを形成する段階と、第1ハードマスク層パターンをパターニングして、アイランド形パターンの第1方向及び第2方向で第1外郭及び第2外郭を限定し、アイランド形パターンと同一な第2ハードマスク層パターンを形成する段階と、第2ハードマスク層パターンを用いて被エッチング層をエッチングして、アイランド形パターンを形成する段階とを具備することを特徴とする半導体装置のパターン形成方法により達成することができる。
【0022】
前記第1ハードマスク層パターンは、ハードマスク層上にアイランド形パターンの第1方向の第1外郭を限定する第1フォトレジストパターンを形成し、第1フォトレジストパターンを用いて、ハードマスク層をエッチングして形成する。
【0023】
前記第2ハードマスク層パターンは、第1ハードマスク層パターンが形成されている半導体基板上に、アイランド形パターンの第2方向の第2外郭を限定する第2フォトレジストパターンを形成した後、第2フォトレジストパターンをマスクに用いて、第1ハードマスク層パターンをエッチングして第2ハードマスク層パターンを形成する。
【0024】
望ましくは、ハードマスク層は、任意のエッチング工程に対して、被エッチング層より高いエッチング選択比を有する物質で形成する。
【0025】
また、本発明の第1目的は、半導体基板上にアイランド形パターンを形成する被エッチング層を形成する段階と、被エッチング層上にハードマスク層を形成する段階と、ハードマスク層上に第1フォトレジスト層を塗布する段階と、第1方向に延びる第1遮光膜パターンが形成された第1フォトマスクを用いて、第1フォトレジスト層を露光及び現像して第1フォトレジストパターンを形成する段階と、第1フォトレジストパターンをマスクに用いて、ハードマスク層をエッチングして、第1ハードマスク層パターンを形成する段階と、第1フォトレジストパターンを除去する段階と、第1ハードマスク層パターンが形成された半導体基板上に、第2フォトレジスト層を塗布する段階と、第1方向と垂直である第2方向に延びる第2遮光膜パターンが形成された第2フォトマスクを用いて、第2フォトレジスト層を露光及び現像して第2フォトレジストパターンを形成する段階と、第2フォトレジストパターンをマスクに用いて第1ハードマスク層パターンをエッチングして、アイランド形パターンと同一な第2ハードマスク層パターンを形成する段階と、第2フォトレジストパターンを除去する段階と、第2ハードマスク層パターンを用いて被エッチング層をエッチングして、前記アイランド形パターンを形成する段階とを具備することを特徴とする半導体装置のパターン形成方法により達成することができる。
【0026】
前記第2目的を達成するための本発明は、ライン/スペースパターン及びアイランド形パターンを同時にパターニングしてアイランド形パターンを含む所定パターンを形成する方法において、半導体基板上に前記所定パターンを形成する被エッチング層を形成する段階と、前記被エッチング層上にハードマスク層を形成する段階と、前記ハードマスク層上に、前記ライン/スペースパターンが形成される第1領域では、ライン/スペースパターンによりパターニングされながら、前記アイランド形パターンが形成される第2領域では第1方向に延びる第1フォトレジストパターンを形成する段階と、前記第1フォトレジストパターンをマスクに用いて、前記ハードマスク層をエッチングして第1ハードマスク層パターンを形成する段階と、前記第1フォトレジストパターンを除去する段階と、前記第1ハードマスク層パターンが形成された前記半導体基板上に、前記第1領域では前記ライン/スペースパターンによりパターニングされながら、前記第2領域では前記第1方向と垂直である第2方向に延びる第2フォトレジストパターンを形成する段階と、前記第2フォトレジストパターンをマスクに用いて、前記第1ハードマスク層パターンをエッチングして、前記所定パターンと同一な第2ハードマスク層パターンを形成する段階と、前記第2フォトレジストパターンを除去する段階と、前記第2ハードマスク層パターンを用いて、前記被エッチング層をエッチングして、前記所定パターンを形成する段階と、を具備することを特徴とする半導体装置のパターン形成方法により達成することができる。
【0027】
本発明によると、一番目のリソグラフィー工程によりハードマスク層を1次エッチングして、第1ハードマスク層パターンを形成した後、二番目のリソグラフィー工程によりハードマスク層を2次エッチングして、第2ハードマスク層パターンを形成する。従って、二度のリソグラフィー工程によりパターンのラウンディングが発生する領域がカッティングされ、第1フォトレジストパターンを除去した後、第2フォトレジストパターンを形成するために、1次及び2次潜在イメージが重畳されない。
【0028】
特に、本発明は、被エッチング層により形成する所定パターンとして、0.15μm以下のデザインルールのパターン、さらには0.12μm以下のデザインルールを有する微細なパターンにおいて好適であり、このようなデザインルールにおけるパターンにおいてラインエッジのラウンディングが発生することを防止することができる。
【0029】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい実施の形態をより詳細に説明する。
【0030】
図7乃至図25は、本発明による半導体装置のパターン形成方法を説明するための断面図及び平面図である。
【0031】
図7は、第1フォトレジスト層を塗布する段階を図示した断面図である。
【0032】
まず、半導体基板100上に所定パターンを形成するための被エッチング層102を形成した後、被エッチング層102上にハードマスク層104を約1000Åの厚さで形成する。
【0033】
ハードマスク層104は、任意のエッチング工程に対して、被エッチング層102より高いエッチング選択比を有する物質で形成する。例えば、被エッチング層102をポリシリコン又はメタルシリサイドで形成する場合、ハードマスク層104はシリコンオキサイド(SiO2)、シリコンナイトライド(SiN)、シリコンオキシナイトライド(SiOxNy)で形成する。
【0034】
続いて、ハードマスク層104上に第1フォトレジスト層106をスピンコーティング方により塗布する。
【0035】
続いて、図8〜図10に示すように、第1フォトレジスト層106を露光及び現像して第1フォトレジストパターン106aを得る。なお、図8は、第1フォトレジストパターン106aの平面図であり、図9及び図10は、各々図8の切断線4−4及び4′−4′による断面図である。
【0036】
この工程は、図11に示すように、形成する所定パターンの第1方向の第1外郭を限定するために、第1方向、例えば、横方向(即ち、x方向)に延びる第1遮光膜パターン152を有する第1フォトマスク150を利用して、第1フォトレジスト層106を露光し、続いて、現像工程として、第1フォトレジスト層106の露光された領域を除去すると、図8に図示したように、第1方向に延びる第1フォトレジストパターン106aが形成される。
【0037】
望ましくは、第1フォトマスク150の第1遮光膜パターン152は、半導体基板100上に形成されるパターン(図24の参照符号102a)のy方向(即ち、縦方向)の長さに該当する幅を有する。また、第1フォトマスク150の第1遮光膜パターン152は半導体基板100上に形成されるパターンのx方向の幅よりさらに長い長さを有し、パターンを中心としてx方向に沿って左右に長く延びるストライプ形状で形成される。
【0038】
図12は、ハードマスク層104を1次エッチングした後の平面図であり、図13及び図14は、各々図12の切断線5−5及び5′−5′による断面図である。
【0039】
第1フォトレジストパターン106aをエッチングマスクに用いて、ハードマスク層104を1次エッチングすることにより、第1ハードマスク層パターン104aを形成する。続いて、第1フォトレジストパターン106aをエッシング及びストリップ工程により除去する。第1ハードマスク層パターン104aは所定パターンの第1方向の第1外郭を限定し、第1方向即ち、横方向に延びる。
【0040】
上述したように、第1フォトレジストパターン106aを除去した後、この結果物である半導体基板上に、例えば、スピンコーティング方式により第2フォトレジスト層108を塗布する。
【0041】
図15は、第2フォトレジスト層108が塗布された結果物である半導体基板を示した平面図である。図16及び図17は、各々図15の切断線6−6及び6′−6′による断面図である。
【0042】
図18は、第2フォトレジスト層108を露光及び現像した後の平面図であり、図19及び図20は各々図18の切断線7−7及び7′−7′による断面図である。
【0043】
この工程は、図21に示すように、所定パターンの第2方向への第2外郭を限定するために、第1方向に対して垂直である第2方向、例えば、横方向又はy方向に延びる第2遮光膜パターン162が形成されている第2フォトマスク160を利用して、第2フォトレジスト層108を露光する。
【0044】
この時、第1フォトマスク150及び第2フォトマスク160は相異するマスクでありうるし、同一なマスクでありうる。第1フォトマスク150と第2フォトマスク160に同一なマスクを使用する場合は、第1フォトマスク150を90°回転させ、第2遮光膜パターン162を有する第2フォトマスク160を得ることができる。従って、第2遮光膜パターン162は第1フォトマスク150の第1遮光膜パターン152に垂直する。望ましくは、第2フォトマスク160の第2遮光膜パターン162は半導体基板100上に形成されるパターン(図24の参照符号102a)のx方向の長さに該当する幅と、パターンのx方向の幅よりさらに長い長さを有し、パターンを中心にy方向で上下へ長く延びるストライプ形状で形成される。
【0045】
続いて、現像工程により第2フォトレジスト層108の露光された領域を除去すると、図18に図示したように、前記第2方向に延びる第2フォトレジストパターン108aが形成され、所定パターンの第2方向の第2外郭を限定する。本発明では、第1フォトレジストパターン106aを除去した後、第2フォトレジストパターン108aを形成するために、1次露光ときに発生した潜在イメージが第2フォトレジストパターン108aと重畳されない。
【0046】
図22は、ハードマスク層104を2次エッチングした後の平面図であり、図23は、図22の切断線8−8による断面図である。
【0047】
第2フォトレジストパターン108aをエッチングマスクに用いて、第1ハードマスク層パターン104aを2次エッチングする。そうすると、図22に示したように所定パターンと同一な直四角形の第2ハードマスク層パターン104bが形成される。
【0048】
一般的に、ライン/スペースパターンのようにストライプが周期的に形成されるパターンでは、ラインエッジのラウンディングが発生しない。アイランド形パターンの場合、第1ハードマスク層パターン104aで一番目リソグラフィー工程を通じて、ラウンディングが発生した部分を第2フォトレジストパターン108aがカッティングする。従って、第2フォトレジストパターン108aをエッチングマスクに用いて形成される第2ハードマスク層パターン104bのラインエッジにはラウンディングが発生しない。
【0049】
上述したように、本実施の形態は、第2ハードマスク層パターン104bを形成した後、第2フォトレジストパターン108aをエッシング及びストリップ工程により除去する。続いて、第2ハードマスク層パターン104bをエッチングマスクに用いて、被エッチング層102をエッチングした後の、第2ハードマスク層パターン104bを除去する。これにより、図24および25に示すように、被エッチング層102をエッチングした後にアイランド形パターン、すなわちアイランド形に被エッチング層の一部が残った直四角形パターン102aが形成される。そしてこの直四角形パターン102aにはラウンディングが発生しない。なお、図24は被エッチング層102をエッチングした後、直四角形パターン102aが形成された結果物の平面図であり、図25は図24の切断線9−9による断面図である。
【0050】
図26乃至図28は、本発明の望ましい実施の形態によるSRAM装置のゲート形成方法を説明するための平面図である。
【0051】
図26は、一番目のリソグラフィー工程で形成される第1フォトレジストパターン200を図示した平面図である。図27は、二番目リソグラフィー工程で形成される第2フォトレジストパターン202を図示した平面図である。また、図28は、第1フォトレジストパターン200と第2フォトレジストパターン202をエッチングマスクに用いて最終的で形成されるゲートパターン204を図示した平面図である。
【0052】
図28に図示すように、SRAM装置のゲートパターン204は、一部の領域がライン/スペースパターン(D)で形成され、他の領域がアイランド形パターン(E)で形成される。
【0053】
第1フォトレジストパターン200と第2フォトレジストパターン202は、光近接効果の影響を及ぼさないライン/スペースパターンが形成される領域ではライン/スペースパターンによりパターニングされる。また、第1フォトレジストパターン200と第2フォトレジストパターン202は、アイランド形パターンが形成される領域では、互いに垂直したパターンによりパターニングされる。その結果、ラウンディングが発生しないラインエッジ(図28のF参照)を有するアイランド形パターン(E)が形成され、ライン/スペースパターン(D)とアイランド形パターン(E)のゲートパターンが得ることができる。
【0054】
以上、本発明の実施の形態を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【0055】
【発明の効果】
本発明によると、一番目のリソグラフィー工程によりハードマスク層を1次エッチングして、第1ハードマスク層パターンを形成した後、二番目のリソグラフィー工程によりハードマスク層を2次エッチングして、第2ハードマスク層パターンを形成する。従って、二度のリソグラフィー工程によりパターンのラウンディングが発生する領域がカッティングされ、第1フォトレジストパターンを除去した後、第2フォトレジストパターンを形成するために、1次露光による潜在イメージが第2フォトレジストパターンと重畳することがない。これにより、ラインエッジにラウンディングが発生しないアイランド形のパターンを具現することができる。
【図面の簡単な説明】
【図1】 従来のリソグラフィー工程による半導体装置のパターン形成方法を説明するための平面図である。
【図2】 従来のリソグラフィー工程による半導体装置のパターン形成方法を説明するための平面図である。
【図3】 従来の二重露光方法による半導体装置のパターン形成方法を説明するための断面図である。
【図4】 従来の二重露光方法による半導体装置のパターン形成方法を説明するための平面図である。
【図5】 従来の二重露光方法による半導体装置のパターン形成方法を説明するための平面図である。
【図6】 従来の二重露光方法による半導体装置のパターン形成方法を説明するための断面図である。
【図7】 本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図8】 本発明による半導体装置のパターン形成方法を説明するための平面図である。
【図9】 本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図10】 本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図11】 本発明による半導体装置のパターン形成方法を説明するためにフォトマスクを示す図である。
【図12】 本発明による半導体装置のパターン形成方法を説明するための平面図である。
【図13】 本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図14】 本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図15】 本発明による半導体装置のパターン形成方法を説明するための平面図である。
【図16】 本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図17】 本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図18】 本発明による半導体装置のパターン形成方法を説明するための平面図である。
【図19】 本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図20】 本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図21】 本発明による半導体装置のパターン形成方法を説明するためにフォトマスクを示すである。
【図22】 本発明による半導体装置のパターン形成方法を説明するための平面図である。
【図23】 本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図24】 本発明による半導体装置のパターン形成方法を説明するための平面図である。
【図25】 本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図26】 本発明の望ましい実施の形態によるSRAM装置のゲート形成方法を説明するための平面図である。
【図27】 本発明の望ましい実施の形態によるSRAM装置のゲート形成方法を説明するための平面図である。
【図28】 本発明の望ましい実施の形態によるSRAM装置のゲート形成方法を説明するための平面図である。
【符号の説明】
100 半導体装置
102 被エッチング層
104 ハードマスク層
106 第1フォトレジスト層
108 第2フォトレジスト層
150 第1フォトマスク
152 第1遮光膜パターン
160 第2フォトマスク
162 第2遮光膜パターン
200 第1フォトレジストパターン
202 第2フォトレジストパターン
204 ゲートパターン
Claims (13)
- 半導体基板上にアイランド形パターンを形成する被エッチング層を形成する段階と、
前記被エッチング層上にハードマスク層を形成する段階と、
前記ハードマスク層をパターニングして前記アイランド形パターンの第1方向の第1外郭を限定する第1ハードマスク層パターンを形成する段階と、
前記第1ハードマスク層パターンをパターニングして、前記アイランド形パターンの第1方向及び第2方向へ前記第1外郭及び第2外郭を限定し、前記アイランド形パターンと同一な第2ハードマスク層パターンを形成する段階と、
前記第2ハードマスク層パターンを用いて前記被エッチング層をエッチングして、前記アイランド形パターンを形成する段階と、を具備することを特徴とする半導体装置のパターン形成方法。 - 前記第1ハードマスク層パターンを形成する段階は、
前記ハードマスク層上に前記アイランド形パターンの第1方向の第1外郭を限定する第1フォトレジストパターンを形成する段階と、
前記第1フォトレジストパターンをマスクに用いて、前記ハードマスク層をエッチングする段階と、を具備することを特徴とする請求項1に記載の半導体装置のパターン形成方法。 - 前記第2ハードマスク層パターンを形成する段階は、
前記第1ハードマスク層パターンを含む前記半導体基板上に、前記アイランド形パターンの第2方向の第2外郭を限定する第2フォトレジストパターンを形成する段階と、
前記第2フォトレジストパターンをマスクに用いて、前記第1ハードマスク層パターンをエッチングする段階と、を具備することを特徴とする請求項1に記載の半導体装置のパターン形成方法。 - 前記ハードマスク層は、任意のエッチング工程に対して、前記被エッチング層より高いエッチング選択比を有する物質で形成することを特徴とする請求項1に記載の半導体装置のパターン形成方法。
- 前記ハードマスク層は、シリコンオキサイド(SiO2)、シリコンナイトライド(SiN)、シリコンオキシナイトライド(SiOxNy)よりなる群から選択されたいずれか一つで形成し、前記被エッチング層は、ポリシリコン又はメタルシリサイドで形成することを特徴とする請求項4に記載の半導体装置のパターン形成方法。
- 前記第2方向は、前記第1方向に対して垂直であることを特徴とする請求項1に記載の半導体装置のパターン形成方法。
- 半導体基板上にアイランド形パターンを形成する被エッチング層を形成する段階と、
前記被エッチング層上にハードマスク層を形成する段階と、
前記ハードマスク層上に第1フォトレジスト層を塗布する段階と、
第1方向に延びる第1遮光膜パターンが形成された第1フォトマスクを用いて、前記第1フォトレジスト層を露光及び現像して第1フォトレジストパターンを形成する段階と、
前記第1フォトレジストパターンをマスクに用いて前記ハードマスク層をエッチングして、第1ハードマスク層パターンを形成する段階と、
前記第1フォトレジストパターンを除去する段階と、
前記第1ハードマスク層パターンが形成された前記半導体基板上に第2フォトレジスト層を塗布する段階と、
前記第1方向と垂直である第2方向に延びる第2遮光膜パターンが形成された第2フォトマスクを用いて、前記第2フォトレジスト層を露光及び現像して第2フォトレジストパターンを形成する段階と、
前記第2フォトレジストパターンをマスクに用いて前記第1ハードマスク層パターンをエッチングして、前記アイランド形パターンと同一な第2ハードマスク層パターンを形成する段階と、
前記第2フォトレジストパターンを除去する段階と、
前記第2ハードマスク層パターンを用いて前記被エッチング層をエッチングして、前記アイランド形パターンを形成する段階と、を具備することを特徴とする半導体装置のパターン形成方法。 - 前記ハードマスク層は、任意のエッチング工程に対して、前記被エッチング層より高いエッチング選択比を有する物質で形成することを特徴とする請求項7に記載の半導体装置のパターン形成方法。
- 前記ハードマスク層は、シリコンオキサイド(SiO2)、シリコンナイトライド(SiN)、シリコンオキシナイトライド(SiOxNy)よりなる群から選択されたいずれか一つで形成し、前記被エッチング層は、ポリシリコン又はメタルシリサイドで形成することを特徴とする請求項8に記載の半導体装置のパターン形成方法。
- 前記第1フォトマスクと第2フォトマスクは、互いに同一なマスクとして、前記第2フォトマスクは前記第1フォトマスクを90°回転させたことを特徴とする請求項7に記載の半導体装置のパターン形成方法。
- ライン/スペースパターン及びアイランド形パターンを同時にパターニングしてアイランド形パターンを含む所定パターンを形成する方法において、
半導体基板上に前記所定パターンを形成する被エッチング層を形成する段階と、
前記被エッチング層上にハードマスク層を形成する段階と、
前記ハードマスク層上に、前記ライン/スペースパターンが形成される第1領域では、ライン/スペースパターンによりパターニングされながら、前記アイランド形パターンが形成される第2領域では第1方向に延びる第1フォトレジストパターンを形成する段階と、
前記第1フォトレジストパターンをマスクに用いて、前記ハードマスク層をエッチングして第1ハードマスク層パターンを形成する段階と、
前記第1フォトレジストパターンを除去する段階と、
前記第1ハードマスク層パターンが形成された前記半導体基板上に、前記第1領域では前記ライン/スペースパターンによりパターニングされながら、前記第2領域では前記第1方向と垂直である第2方向に延びる第2フォトレジストパターンを形成する段階と、
前記第2フォトレジストパターンをマスクに用いて、前記第1ハードマスク層パターンをエッチングして、前記所定パターンと同一な第2ハードマスク層パターンを形成する段階と、
前記第2フォトレジストパターンを除去する段階と、
前記第2ハードマスク層パターンを用いて、前記被エッチング層をエッチングして、前記所定パターンを形成する段階と、を具備することを特徴とする半導体装置のパターン形成方法。 - 前記ハードマスク層は任意のエッチング工程に対して、前記被エッチング層より高いエッチング選択比を有する物質で形成することを特徴とする請求項11に記載の半導体装置のパターン形成方法。
- 前記ハードマスク層は、シリコンオキサイド(SiO2)、シリコンナイトライド(SiN)、シリコンオキシナイトライド(SiOxNy)よりなる群から選択されたいずれか一つで形成し、前記被エッチング層はポリシリコン又はメタルシリサイドで形成することを特徴とする請求項12に記載の半導体装置のパターン形成方法。
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