KR100470723B1 - 메모리 셀의 도전성 패턴 형성 방법 - Google Patents

메모리 셀의 도전성 패턴 형성 방법 Download PDF

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Abstract

메모리 셀의 도전성 패턴 형성방법이 개시되어 있다. 제1방향의 신장된 제1도전층 패턴 및 제1산화막 패턴들이 반복적으로 배열되어 있는 기판을 마련한다. 기판 상에 제1방향과 수직되는 제2방향으로 신장된 라인 형상의 질화막 패턴들을 형성한다. 라인 형상의 질화막 패턴들에 의해 노출되는 제1도전층 패턴을 산화시킴으로서 사각형 형상의 산화 마스크 패턴을 형성한 후 질화막 패턴들을 제거한다. 산화 마스크 패턴을 식각마스크로 이용하여 상기 제1도전층 패턴을 식각함으로서 상기 남겨진 제1도전층 패턴 하부에 존재하는 채널영역과 오버랩 마진이 높고, 사각형 형상을 갖는 게이트 전극용 제2도전층 패턴을 형성함으로써, 셀의 크기를 감소시키는 공정을 수행하여도 전기적으로 우수한 성능을 갖는 메모리 셀을 형성할 수 있다.

Description

메모리 셀의 도전성 패턴 형성 방법{method of forming conductive pattern of memory cell}
본 발명은 반도체 소자의 도전성 패턴 형성 방법에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 불 휘발성 메모리 셀의 도전성 패턴 형성 방법에 관한 것이다.
반도체 메모리 장치는 데이타의 입출력이 빠르며 시간이 지남에 따라 데이타가 휘발되는 휘발성 메모리 장치 및 상대적으로 데이타의 입출력이 느리며 한번 데이터가 입력되면 그 상태가 유지되는 비 휘발성 반도체 메모리(Non-Volatile semiconductor Memory: NVM) 장치로 크게 구분된다.
상기 비 휘발성 반도체 메모리 장치로서 널리 사용되는 플래시 메모리 장치는 행들과 열들의 매트릭스로 배열된 복수 개의 메모리 셀들을 포함한다. 상기 플래시 메모리 장치는 어레이 내의 하나 또는 그 보다 많은 메모리 셀들의 내용을 전기적으로 프로그램(program) 하거나 읽는 능력을 갖으며, 또한 동시에 메모리 셀들의 전 어레이를 동시에 소거(erase)하는 능력을 갖는다.
일반적으로 상기 플래시 메모리 장치의 메모리 셀들은 행들과 열들로 배열된 플로팅 게이트 트랜지스터(floating gate transistor)를 이용하며, 각 플로팅 게이트 트랜지스터는 소오스, 드레인, 플로팅 게이트(floating gate) 및 컨트롤 게이트(control gate)를 갖는다.
통상적으로 스플릿 게이트 플래시 메모리 셀의 프로그램 동작은, 소오스에 인가된 양(positive)의 전압이 플로팅-게이트에 커플링되어 핫-캐리어 주입(hot-carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 상기 플로팅 게이트 내로 포획(capture)되는 것을 원리로 한다. 이와 반대로, 소거(erase) 동작은 컨트롤 게이트에 인가된 양(positive)의 전압에 의해 플로팅 게이트 내의 전자들이 컨트롤 게이트로 빠져나가는 것을 원리로 한다.
미국 특허 제6,171,906호 (issued to Chia-ta Hesieh et, al) 및 제2002-011,608호 (issued to Dana Lee et, al)에서는 반도체 기판 상에 산화막, 폴리실리콘층 및 실리콘 질화막을 순차적으로 증착한 후 상기 실리콘 질화막 소정의 영역을 패터닝하여 질화막 패턴을 형성하고, 상기 질화막 패턴을 식각마스크로 이용하여 폴리실리콘층을 식각함으로서 팁(TIP)을 갖는 플로팅 게이트를 형성하는 것이 개시되어 있다.
그러나, 상기와 같은 방법으로 0.18㎛ 이하 급의 디자인-룰을 갖는 불 휘발성 메모리 셀을 형성할 때 포토레지스트 패턴의 축소가 필연적으로 수행되어야 하는데 상기 포토레지스트 패턴 형성의 공정 마진 문제로 인해 상기 메모리 셀의 크기를 감소시키는데 한계가 발생한다. 따라서 이와 같은 문제점을 해결하기 위해 포토레지스트 패턴의 형성 공정에서 OPC (Optical Proximity Correction)방법을 적용해 보았지만 원하는 포토레지스트 패턴을 형성하기가 어렵다.
또한, 형성되는 셀의 형상이 도 1에 도시된 바와 같이 사각형 형상을 갖는 게이트 패턴이 형성되지 않고, 동그란 형태의 게이트 패턴이 형성된다. 이와 같은 게이트 패턴의 형성으로 인해 상기 게이트 패턴이 엑티브(Active)영역의 채널영역과 미스얼라인(misalign) 즉, 엑티브 영역의 한쪽에 치우쳐서 형성되는 문제점이 발생한다. 상기와 같은 문제점이 발생하게 되면 게이트 패턴의 플로팅 게이트(floating-poly)와 오버랩되는 채널의 길이(channel length)가 줄어들게 되고, 불 휘발성 메모리 셀의 전기적 특성 저하 및 프로그램 효율이 감소로 인한 커플링 계수가 낮아짐으로 인해 불 휘발성 메모리 셀의 전체적인 효율성을 감소시키는 문제점이 초래된다.
따라서, 본 발명의 목적은 엑티브 영역에 형성되는 게이트 전극의 미스얼라인을 방지함과 동시에 전기적 특성을 향상시킬 수 있는 형상을 갖는 메모리 셀의 도전성 패턴의 형성 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 엑티브 영역에 형성되는 게이트 전극의 미스얼라인을 방지함과 동시에 전기적 특성을 향상시킬 수 있는 형상을 갖는 불 휘발성 메모리 셀의 스플릿 게이트 형성 방법을 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위한 메모리 셀의 도전성 패턴 형성 방법은, 먼저 제1방향으로 신장된 제1도전층 패턴 및 제1산화막 패턴들이 반복적으로 배열되어 있는 기판을 마련한다. 상기 기판 상에 제1방향과 수직되는 제2방향으로 신장된 라인 형상의 질화막 패턴들을 형성한다. 상기 라인 형상의 질화막 패턴들에 의해 노출되는 제1도전층 패턴을 산화시킴으로서 사각형 형상의 산화 마스크 패턴을 형성한다. 상기 질화막 패턴들을 제거한다. 상기 산화 마스크 패턴을 식각마스크로 이용하여 상기 제1도전층 패턴을 식각함으로서 상기 남겨진 제1도전층 패턴 하부에 존재하는 채널영역과 오버랩 마진이 높고, 사각형 형상을 갖는 게이트 전극용 제2도전층 패턴을 형성하는데 있다.
또한 상기한 본 발명의 다른 목적을 달성하기 위한 불 휘발성 메모리 셀의 플로팅 게이트 형성 방법은, 제1방향으로 신장된 게이트 산화막 패턴 및 상기 제1방향으로 신장되어 게이트 산화막 보다 높은 단차를 갖는 필드 산화막 패턴들이 반복적으로 배열되어 있는 기판을 마련한다. 상기 필드 산화막 패턴이 돌출된 기판 상에 제1도전물질을 균일한 두께를 갖도록 도포함으로서 제1도전층을 형성한다. 상기 필드 산화막 패턴 상에 위치한 제1도전층의 일부분을 연마한다. 상기 연마된 제1도전층에 상기 필드 산화막 패턴의 상면이 노출되도록 에치백 공정을 수행함으로서 상면 양측부에 팁을 갖는 제1도전층 패턴을 형성한다. 상기 결과물이 형성된 기판 상에 제1방향과 수직되는 제2방향으로 신장된 라인 형상의 질화막 패턴들을 형성한다. 상기 라인 형상의 질화막 패턴들에 의해 노출되는 제1도전층 패턴을 산화시킴으로서 산화 마스크 패턴을 형성한 후 상기 질화막 패턴을 제거한다. 그리고, 산화 마스크 패턴을 식각마스크로 이용하여 상기 제1도전층 패턴을 식각함으로서 상기 게이트 산화막 패턴 하부에 존재하는 채널영역과 오버랩 마진이 높고, 날카로운 팁을 갖는 게이트 전극용 제2도전층 패턴을 형성하는데 있다.
이와 같이, 상기와 같은 방법으로 형성된 도전성 패턴 및 플로팅 게이트는 종래의 포토레지스트 패턴을 사용하지 않고, 라인 형상의 질화막 패턴에 의해 형성된 산화 마스크 패턴을 이용하여 식각공정을 수행하기 때문에 0.18㎛ 이하의 공정에서도 공정 마진을 증가시킬 수 있는 상기 게이트 전극용 도전성 패턴 및 플로팅 게이트를 형성할 수 있다. 이로 인해, 기판에 형성되어 있는 채널영역과 오버랩 정도가 높은 게이트 전극용 패턴을 형성할 수 있어 전기적 효과가 우수한 메모리 셀을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 2a 내지 도 2h는 본 발명의 바람직한 실시예 1에 의한 불 휘발성 메모리 셀의 플로팅 게이트 형성 방법을 나타내는 공정도이다.
도 2a 내지 도 2b를 참조하면, 상기 반도체 기판(100) 상에 실리콘 산화막 또는 실리콘 옥시나이트라이드막(oxynitride)을 성장시켜 셀 트랜지스터의 게이트 산화막(예컨대, 터널 산화막)(104)을 형성한다. 이어서, 상기 게이트 산화막(104)상에 질화 물질을 도포하여 제1질화막(108)을 형성한다.
그리고, 상기 게이트 산화막(104) 및 제1질화막(108)이 순차적으로 적층된 기판(100) 상에 소자분리 공정을 수행함으로서 상기 기판을 셀 영역과 주변 영역으로 구분할 수 있는 필드 산화막 패턴(90)들을 형성한다. 여기서 상기 소자분리 공정으로 인해 게이트 산화막(104)은 게이트 산화막 패턴(104a)으로 형성되고, 상기 제1질화막(108)은 제1질화막 패턴(108a)으로 형성된다. 상기 필드 산화막 패턴(90)은 바람직하게 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정을 수행함으로서 형성된다.
도 2c를 참조하면, 상기 셸로우 트렌치 소자분리 공정으로 제1질화막(108)이 패터닝되어 형성된 상기 제1질화막 패턴(108a)을 식각하여 제거함으로서 상기 기판에 매립되어 있는 필드 산화막 패턴(90)의 일 부분을 기판 상에서 돌출시킨다. 도시하지 않았지만, 상기 제1질화막 패턴(108a)의 제거로 인해 노출된 게이트 산화막 패턴(104a)의 상면을 산화시키는 공정을 더 수행할 수 있다.
도 2d를 참조하면, 제1질화막 패턴(108a)을 제거한 후, 상기 게이트 산화막 패턴(104a) 및 상기 게이트 산화막 패턴이 형성된 높이보다 돌출된 구조를 갖는 필드 산화막 패턴(90) 상에 플로팅 게이트로 사용될 폴리실리콘을 저압 화학 기상 증착(LPCVD) 방법을 적용하여 증착함으로서 제1도전층(도시하지 않음)을 형성한다.
이어서, 상기 필드 산화막 패턴(90)의 상면이 노출되도록 화학적 기계연마 공정을 수행함으로서 필드 산화막 패턴(90) 사이에 존재하는 제1도전층 패턴(112a)을 형성한다. 이와 같은 공정으로 상기 기판(100) 상에 형성된 패턴들은 평면상의 y축인 제1방향으로 신장된 제1도전층 패턴(112a)들과 필드 산화막 패턴(90)들은 x축인 제2방향으로 반복적으로 배열된 형상을 갖고 있다.
도 2e를 참조하면, 제1도전층 패턴(112a) 및 필드 산화막 패턴(90)들이 반복적으로 형되어 있는 기판(100) 상에 질화 물질을 도포하여 제2질화막(116)을 형성한다. 그리고, 상기 제2질화막(116) 상에 포토레지스트 막(도시하지 않음)을 형성한 후 라인 형상의 크롬 패턴이 형성된 레티클을 이용하여 상기 포토레지스트 막에 통상의 사진공정을 수행함으로서 x축 방향인 제2방향으로 신장된 라인(line) 형상을 갖는 포토레지스트 패턴(120)을 형성한다.
도 2f를 참조하면, 포토레지스트 패턴을 식각 마스크로 사용하여 상기 포토레지스트 패턴에 의해 노출된 제2질화막(116)을 식각함으로서 상기 제1도전층 패턴(112a) 및 필드 산화막 패턴(90)의 소정의 영역을 노출시키고, x축 방향인 제2방향으로 신장된 라인(line) 형상을 갖는 제2질화막 패턴(116a)을 형성한다. 그리고, 제2질화막 패턴(116a)을 형성하는데 식각마스크로 사용한 포토레지스트 패턴(도시하지 않음)을 제거한다.
도 2g를 참조하면, 상기 라인 형상의 제2질화막 패턴(도시하지 않음)들에 의해 노출되는 제1도전층 패턴(112a)들을 산화시켜 게이트 전극의 플로팅 게이트 크기 및 형상을 정의하는 산화 마스크 패턴(124)을 형성한다. 상기 제1도전층 패턴(112a)의 소정영역을 산화시켜 산화 마스크 패턴(124)을 형성할 때 상기 산화 마스크 패턴(124)의 중심부는 산소의 분압이 높음으로 인해 산화 반응속도가 빨라 그 두께가 두껍게 형성되고, 산화마스크 패턴(124)의 외측부는 산소의 분압이 중심부에 비해 상대적으로 낮기 때문에 그 두께가 얇게 형성된다. 이로 인해 산화 마스크 패턴(124)의 단면은 상부와 하부가 납작한 타원형 형상을 갖는다. 그리고, 제2질화막 패턴을 식각하여 제거한다.
도 2h를 참조하면, 제1방향으로 신장된 제1도전층 패턴(112a) 상에 형성된 산화 마스크 패턴(124)을 식각마스크로 이용하여 산화마스크 패턴들로부터 노출된 제1도전층 패턴(112a)을 식각함으로서 산화 마스크 패턴의 하부 영역에만 존재하는 제2도전층 패턴(112b)이 형성된다. 상기와 같은 방법으로 형성된 제2도전층 패턴(112b)은 상면에서 보면 사각형 형상을 갖고, 측 단면에서 보면 날카로운 팁이 형성된 모양을 갖는다.
따라서, 상기와 같이 필드 산화막 패턴(90) 사이에서 사각형 형상을 갖고 형성되는 제2도전층 패턴(112b)들은 게이트 산화막 패턴(104a) 하부에 존재하는 채널영역(도시하지 않음)과 오버랩 되는 공정 마진률이 높아 상기 기판의 엑티브 영역과 필드 영역(90)사이의 채널의 길이가 급격히 짧아지는 현상을 방지할 수 있어 보다 작은 크기를 갖는 메모리 셀을 형성할 수 있다. 그리고, 상기와 같은 형상을 갖는 제2도전층 패턴(112b)은 불 휘발성 스플릿 게이트 전극을 형성하는데 적용되어 상기 스플릿 게이트 전극을 포함하는 셀의 전기적 특성을 향상시킬 수 있다.
실시예 2
도 3a 내지 도 3d는 본 발명의 바람직한 실시예 2에 의한 비 휘발성 메모리 셀의 플로팅 게이트 형성 방법을 나타내는 도이다.
실시예 2는 제2도전층 패턴을 형성하는 과정을 제외한 모든 순서가 실시예 1과 동일하므로 중복되는 설명은 생략하기로 한다.
도 3a를 참조하면, 상기 셸로우 트렌치 소자분리 공정으로 제1질화막이 패터닝되어 형성된 상기 제1질화막 패턴(도시하지 않음)을 식각하여 제거함으로서, 상기 기판(100)에 매립되어 있는 필드 산화막 패턴(90)의 일 부분이 기판(100) 상에서 돌출 되어진다.
여기서 도시하지는 않았지만, 상기 제1질화막 패턴의 제거로 인해 노출된 게이트 산화막 패턴(104a)의 상면을 산화시키는 공정을 더 수행할 수 있다.
따라서, 상기와 같은 공정으로 인해 평면상의 y축 방향인 제1방향으로 신장된 게이트 산화막 패턴 및 X축 방향인 제2방향으로 신장되어 상기 게이트 산화막 패턴 보다 놓은 단차를 갖는 필드 산화막 패턴들이 반복적으로 배열된 형상을 갖는다.
도 3b 및 도 3c를 참조하면, 상기 게이트 산화막 패턴(104a) 및 상기 게이트 산화막 패턴이 형성된 높이보다 높은 단차를 갖는 필드 산화막 패턴(90) 상에 플로팅 게이트로 사용될 폴리 실리콘을 저압 화학 기상 증착(LPCVD) 방법을 적용하여 연속적으로 증착함으로서 제1도전층(112)을 형성한다. 그리고, 상기 필드 산화막 패턴(90)의 상에 존재하는 제1도전층(112) 상면의 일부분을 화학적 기계연마(CMP) 공정을 수행하여 제거한다.
도 3d를 참조하면, 상기 제1도전층(112)의 상면 일부분이 제거된 제1도전층(112")에 상기 필드 산화막 패턴(90)의 상면이 노출되도록 에치백 공정을 수행함으로서 상면 양 측부에 팁을 갖는 제1도전층 패턴(112a)을 형성한다. 그리고 도 2e 내지 도 2h에 도시된 방법을 수행함으로서 날카로운 팁을 갖는 플로팅 게이트용 제2도전층 패턴(112b)을 형성할 수 있다.
따라서 상기와 같은 형상을 갖는 제2도전층 패턴은 불 휘발성 스플릿 게이트 전극을 형성하는데 적용되어 상기 스플릿 게이트 전극을 포함하는 셀의 전기적 특성을 향상시킬 수 있다.
상술한 바와 같이 본 발명에 의해 형성된 플로팅 게이트용 도전성 패턴은 종래의 포토레지스트 패턴을 사용하지 않고, 라인 형상의 질화막 패턴에 의해 형성된 산화 마스크 패턴을 이용하여 식각공정을 수행하기 때문에 0.18㎛ 이하의 공정에서도 공정 마진을 증가시킬 수 있는 상기 게이트 전극용 도전성 패턴 및 플로팅 게이트를 형성할 수 있다. 이로 인해, 기판에 형성되어 있는 채널영역과 오버랩 정도가 높은 게이트 전극용 패턴을 형성할 수 있어 전기적 효과가 우수한 메모리 셀을 형성할 수 있다.
또한, 상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 포토레지스트 패턴을 이용하여 형성된 게이트 패턴의 형상 및 형성 위치를 나타내는 사진이다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예 1에 의한 비 휘발성 메모리 셀의 플로팅 게이트 형성 방법을 나타내는 공정도이다.
도 3a 내지 도 3d는 본 발명의 바람직한 실시예 2에 의한 비 휘발성 메모리 셀의 플로팅 게이트 형성 방법을 나타내는 공정도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 104 : 게이트 산화막
108 : 제1질화막 112a : 제1도전층 패턴
112b : 제2도전층 패턴 116 : 제2질화막
120 : 포토레지스트 패턴 124 : 산화 마스크 패턴

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 게이트 산화막 및 제1질화막이 순차적으로 적층된 기판을 필드 영역과 액티브 영역으로 구분하기 위한 셸로우 트렌치 소자분리(shallow trench isolation; STI)공정을 수행하여 필드 산화막 패턴을 형성하는 단계;
    상기 소자분리 공정으로 상기 제1질화막이 패터닝되어 형성된 제1질화막 패턴을 제거함으로서 제1방향으로 신장된 게이트 산화막 패턴 보다 높은 단차를 갖는 필드 산화막 패턴들이 반복적으로 배열되어 있는 기판을 마련하는 단계;
    상기 필드 산화막 패턴이 돌출된 기판 상에 제1도전물질을 균일한 두께를 갖도록 도포하여 제1도전층을 형성하는 단계; 및
    상기 필드 산화막 패턴 상에 위치한 제1도전층의 일부분을 화학적기계연마하는 단계;
    상기 연마된 제1도전층에 상기 필드 산화막 패턴의 상면이 노출되도록 에치백 공정을 수행하여 상면 양측부에 팁을 갖는 제1도전층 패턴을 형성하는 단계;
    상기 결과물이 형성된 기판 상에 제1방향과 수직되는 제2방향으로 신장된 라인 형상의 질화막 패턴들을 형성하는 단계;
    상기 라인 형상의 질화막 패턴들에 의해 노출되는 제1도전층 패턴을 산화시킴으로서 산화 마스크 패턴을 형성하는 단계;
    상기 질화막 패턴을 제거하는 단계; 및
    상기 산화 마스크 패턴을 식각마스크로 이용하여 상기 제1도전층 패턴을 식각함으로서 상기 게이트 산화막 패턴 하부에 존재하는 채널영역과 오버랩 마진이 높고, 날카로운 팁을 갖는 게이트 전극용 제2도전층 패턴을 형성하는 단계를 포함하는 메모리 셀의 플로팅 게이트 형성 방법.
  7. 삭제
  8. 제6항에 있어서, 상기 제1질화막 패턴을 제거한 이후 상기 소자 분리 공정으로 게이트 산화막이 패터닝되어 형성된 게이트 산화막 패턴을 산화시키는 단계를 더 수행하는 것을 특징으로 하는 메모리 셀의 플로팅 게이트 형성 방법.
  9. 삭제
  10. 제6항에 있어서, 상기 라인 형상을 갖는 질화막 패턴의 형성 방법은,
    상기 제1도전층 패턴 및 필드 산화막 패턴들이 반복적으로 배열되어 있는 기판 상에 질화물을 도포하여 제2질화막을 형성하는 단계;
    상기 제2질화막 상에 포토레지스트 막을 도포한 후 상기 포토레지스트 막을 노광함으로서 제2방향으로 신장된 라인 형상을 갖는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2질화막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 플로팅 게이트 형성 방법.
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