JP2000077667A

JP2000077667A - 半導体装置の製造方法

Info

Publication number: JP2000077667A
Application number: JP24382598A
Authority: JP
Inventors: Katsuya Ide; 勝也井出; Ryoichi Yoneyama; 良一米山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-08-28
Filing date: 1998-08-28
Publication date: 2000-03-14

Abstract

(57)【要約】【課題】ウェットエッチングにおいて微細なパターン
を形成することができる半導体装置の製造方法を提供す
る。【解決手段】薄膜の上にネガ型の第１のレジスト膜を
形成する工程と、上記第１のレジスト膜の上に、ポジ型
の第２のレジスト膜を形成する工程と、上記第２のレジ
スト膜を所定のパターンを有するマスクを用いて露光す
る工程と、上記第２のレジスト膜を現像して未露光部分
を除去する工程と、上記第２のレジスト膜の残留部分を
所定のパターンのマスク（Ｍ１）として上記第１のレジ
スト膜を除去する工程と、上記第１のレジスト膜と上記
第２のレジスト膜の積層体を所定の配線パターンのマス
ク（Ｍ２）として上記薄膜をエッチングする工程とを少
なくとも有するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。

【０００２】

【従来の技術】従来から、半導体装置における配線など
のパターン加工は、例えばＳｉ基板上に形成された半導
体層上の所定位置にアルミニウム（Ａｌ）やポリシリコ
ン（ｐ−Ｓｉ）等の配線材料をスパッタ法等によって堆
積させて薄膜を形成し、その薄膜を所定のパターンのマ
スクにしたがってウェットエッチングあるいはドライエ
ッチングすることにより形成している。

【０００３】そして、上記所定のパターンのマスクを形
成する方法としては、スパッタ膜上にネガ型のフォトレ
ジストを塗布し、そのネガレジスト膜を所定のパターン
にしたがってフォトリソグラフィすることにより形成す
る場合と、スパッタ膜上にポジ型のフォトレジストを塗
布し、そのポジレジスト膜を所定のパターンにしたがっ
てフォトリソグラフィすることにより形成する場合とが
あった。

【０００４】

【発明が解決しようとする課題】ところが、上記ネガ型
のフォトレジストは、基板等への密着性が良く、エッチ
ング液に対する耐性も高いという利点を有する反面、フ
ォトリソグラフィにおける解像度が低いため微細なパタ
ーンを形成することができないという難点があった。

【０００５】特に昨今、微細化が一層進む傾向にあり上
記のネガ型のフォトレジストによるパターン形成は上述
の理由からその要求を満たすことができなかった。

【０００６】それに対して、上記ポジ型のフォトレジス
トは解像度が高いので、サブミクロンの微細なパターン
を形成することができ、またドライエッチングに対する
耐性が高いという利点がある。

【０００７】しかしながら、ポジ型のフォトレジスト
は、Ｓｉ系の材料もしくはＳｉ０_２等の絶縁性の材料に
対する密着性が悪いという大きな難点があった。

【０００８】そのため、ポジ型のフォトレジストによっ
て微細なパターンのマスクを形成することができても、
マスクが剥離し易く、ウェットエッチングを行なった際
にサイドエッチング（アンダーカット）を生じてしまう
という問題があった。

【０００９】即ち、図５に示すように、半導体層１０上
のＳｉ０_２からなる層間絶縁膜１１上にパターンを形成
する場合に、層間絶縁膜１１上にポジ型のフォトレジス
トによって例えば配線パターンのマスク１２を形成し、
例えばＢＨＦ等によってウェットエッチングを行なう
と、マスク１２と層間絶縁膜１１の隙間から侵食され
て、サイドエッチングＳを発生してしまうという問題が
あった。そのため、この状態でＡｌやポリシリコン等を
スパッタすると、サイドエッチングＳにもスパッタ膜が
形成されしまい、設計通りの配線を形成することができ
ないという不都合を生じる。なお、層間絶縁膜１１とサ
イドエッチ量の関係は、図１０の表と図１１のグラフに
示す通りである。即ち、層間絶縁膜１１の厚さが４００
０オングストロームの場合には、サイドエッチ量は１．
０５μｍ，厚さが５０００オングストロームの場合に
は、サイドエッチ量は１．０１μｍ，厚さが６０００オ
ングストロームの場合には、サイドエッチ量は１．４４
μｍ，厚さが８０００オングストロームの場合には、サ
イドエッチ量は１．８８μｍである。

【００１０】このように、従来においては、ネガ型のフ
ォトレジスト，ポジ型フォトレジストの何れによっても
ウェットエッチングして微細なパターンを形成すること
は困難であった。

【００１１】本発明は、上述の課題に鑑みて案出された
ものであり、その目的とするところは、ウェットエッチ
ングにおいて微細なパターンを形成することができる半
導体装置の製造方法を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、基板上にパ
ターンを形成する半導体装置の製造方法であって、上記
基板上に薄膜を形成する工程と、上記薄膜の上に、ネガ
型の第１のレジスト膜を形成する工程と、上記第１のレ
ジスト膜を焼成する工程と、上記第１のレジスト膜の上
に、ポジ型の第２のレジスト膜を形成する工程と、上記
第２のレジスト膜を所定のパターンを有するマスクを用
いて露光する工程と、上記第２のレジスト膜を現像して
未露光部分を除去する工程と、上記第２のレジスト膜の
残留部分を焼成する工程と、上記第２のレジスト膜の残
留部分を所定のパターンのマスクとして上記第１のレジ
スト膜を除去する工程と、上記第１のレジスト膜と上記
第２のレジスト膜の積層体を所定のパターンのマスクと
して上記薄膜をエッチングする工程と、を少なくとも有
することを特徴とする。

【００１３】これにより、ネガ型の第１のレジスト膜の
密着性の良さと、ポジ型の第２のレジスト膜の高解像度
性を活かすことができ、微細なパターンを形成すること
が可能となる。

【００１４】また、上記基板の上に、有機系の異物（パ
ーティクル）がある場合にも、その異物は上記第１のレ
ジスト膜と上記第２のレジスト膜の２層構造で覆われる
確率が高くなり、また、配線パターンとなる位置で第１
のレジスト膜に覆われている有機系の異物は第１のレジ
スト膜を例えばＯ_２アッシング等により灰化する際にガ
ス化されて除去されるので、配線の断線や点欠陥等の不
良が発生することを防止することができる。

【００１５】なお、上記第１のレジスト膜および上記第
２のレジスト膜の厚さは、０．４５〜２μｍであること
が望ましい。これにより、微細加工性の向上とエッチン
グ時間の短縮の双方を両立させることができる。

【００１６】また、本発明の半導体装置の製造方法は、
基板上に薄膜トランジスタが形成されてなり、前記薄膜
トランジスタ上を覆う絶縁膜に前記薄膜トランジスタの
ソース領域及びドレイン領域と電気的な接続をする各配
線を形成するためのコンタクトホールを有してなる半導
体装置の製造方法において、前記絶縁膜上にネガ型の第
１のレジスト膜を形成する工程と、上記第１のレジスト
膜の上にポジ型の第２のレジスト膜を形成する工程と、
上記第１のレジスト膜と上記第２のレジスト膜の積層体
をマスクとして上記絶縁膜をエッチングし前記コンタク
トホールを開口する工程とを少なくとも有することを特
徴とする。

【００１７】また、基板上に画素電極がマトリックス状
に形成されてなり、該画素電極に接続して薄膜トランジ
スタが形成されてなり、前記薄膜トランジスタ上を覆う
絶縁膜に前記薄膜トランジスタのソース領域及びドレイ
ン領域と電気的な接続を配線が形成するためのコンタク
トホールが形成されてなる半導体装置の製造方法におい
て、前記絶縁膜上にネガ型の第１のレジスト膜を形成す
る工程と、上記第１のレジスト膜の上にポジ型の第２の
レジスト膜を形成する工程と、上記第２のレジスト膜を
所定のパターンを有するマスクを用いて露光し、上記第
１のレジスト膜と上記第２のレジスト膜の積層体をマス
クとして上記絶縁膜をエッチングし前記コンタクトホー
ルを開口すると同時に、前記画素電極によって形成され
てなる表示領域の周囲に形成されてなる短絡用配線を前
記エッチングにより切断する工程とを少なくとも有する
ことを特徴とする。

【００１８】また、基板上に画素電極がマトリックス状
に形成されてなり、該画素電極に接続して薄膜トランジ
スタが形成されてなり、前記薄膜トランジスタ上を覆う
絶縁膜に前記薄膜トランジスタのソース領域及びドレイ
ン領域と電気的に接続してなる各配線と、前記ドレイン
領域と接続してなる配線と前記画素電極との接続をする
ために開口するホールを形成してなる半導体装置の製造
方法において、前記絶縁膜上にネガ型の第１のレジスト
膜を形成する工程と、上記第１のレジスト膜の上にポジ
型の第２のレジスト膜を形成する工程と、上記第１のレ
ジスト膜と上記第２のレジスト膜の積層体をマスクとし
て上記絶縁膜をエッチングし前記ホールを開口すると同
時に、前記画素電極によって形成されてなる表示領域の
周囲に形成されてなる短絡用配線を前記エッチングによ
り切断する工程とを少なくとも有することを特徴とす
る。

【００１９】このような製造方法とすることにより、微
細パターンのコンタクトホールを開口することができ
る。しかも、コンタクトホール開口工程とあわせて短絡
用配線の切断のための絶縁膜開口工程を行うことによ
り、工程を短縮することができるとともに微細パターン
を形成することができるという効果を有する。

【００２０】なお上記第１のレジスト膜および上記第２
のレジスト膜の厚さは、０．４５〜２μｍであることを
特徴とする。

【００２１】

【発明の実施の形態】以下、本発明の好適な実施形態を
図１〜図４および図６を参照して説明する。

【００２２】（第１の実施形態）ここに、図１は本発明
に係る半導体装置の製造方法により配線を形成するプロ
セスの一例を示す工程図である。

【００２３】図２は本発明に係る半導体装置の製造方法
を適用して製造された配線を備えるアクティブマトリッ
クス基板ＡＭを適用した液晶パネルの構成例を示す概略
図、図３は上記アクティブマトリックス基板ＡＭの構成
を示す概略図である。まず、例えば後述するアクティブ
マトリックス基板ＡＭにおいて、ガラス基板上に形成さ
れた半導体層１の上に、Ａｌやポリシリコン（ｐ−Ｓ
ｉ）等の配線材料のスパッタ膜（導電膜）２を形成する
（図１の工程（ａ））。

【００２４】次いで、スパッタ膜２上に第１のレジスト
膜として、密着性の良いネガ型のフォトレジストの塗布
膜３を形成する（図１の工程（ｂ））。

【００２５】ネガ型のフォトレジストとしては、例えば
東京応化工業製のＯＭＲ−８３等が用いられ、スピンコ
ート等により膜厚０．４５〜２μｍで塗布される。

【００２６】そして、この第１のレジスト膜３を１５０
度３０分間の条件でポストベークした後、当該第１のレ
ジスト膜３上に、第２のレジスト膜として、ポジ型のフ
ォトレジストの塗布膜４を形成する（図１の工程
（ｃ））。

【００２７】ポジ型のフォトレジストとしては、例えば
東京応化工業製のＯＦＰＲ−５０００等が用いられ、ス
ピンコート等により膜厚０．４５〜２μｍで塗布され
る。

【００２８】なお、半導体基板やガラス基板等の基板あ
るいはその基板上に形成された各種半導体層１の上に、
有機系の異物（パーティクル）ＰＡがある場合には、図
４に示すように、第１のレジスト膜３と第２のレジスト
膜４からなる積層体が比較的膜厚となるため、この積層
体に覆われる確率が高くなる。

【００２９】次いで、第２のレジスト膜４に対して所定
の配線パターンを有するマスクを用いてフォトリソグラ
フィを施し、未露光部分を除去した第２のレジスト膜４
の残留部からなるマスクＭ１を形成する（図１の工程
（ｄ））。

【００３０】なお、ポジ型のフォトレジストは解像度が
高いという特性があるため、マスクＭ１の幅や間隔をサ
ブミクロンオーダーで形成することが可能である。

【００３１】次いで、第２のレジスト膜４からなるマス
クＭ１を１５０度３０分間の条件でポストベークした後
に、このマスクＭ１の上からＯ_２アッシングによる灰化
処理を行なうことにより、マスクＭ１に覆われていない
部分の第１のレジスト膜３を灰化して除去する。

【００３２】これにより、第１のレジスト膜３と第２の
レジスト膜４の積層体からなるマスクＭ２が形成される
（図１の工程（ｅ））。

【００３３】なお、この際に、マスクＭ１に覆われてい
ない部分の第１のレジスト膜３によって有機系の異物Ｐ
Ａが覆われていた場合には、その異物もＯ2アッシング
によってガス化されて除去されるので、有機系の異物に
よる配線の断線や点欠陥等の不良の発生を防止すること
ができる（図４参照）。

【００３４】次に、第１のレジスト膜３と第２のレジス
ト膜４の積層体からなるマスクＭ２で覆われていない部
分のスパッタ膜２をウェットエッチングによって取り除
く（図１の工程（ｆ））。

【００３５】この際に、マスクＭ２の１層目を形成する
第１のレジスト膜３は、ネガ型フォトレジストの特性か
らスパッタ膜２に対する密着性が良いため、マスクＭ２
がスパッタ膜２から剥離することがなく、エッチャント
がマスクＭ２の下に浸透するようなことがないので、前
出の図５のようにスパッタ膜２にサイドエッチングを生
じることが少ない。

【００３６】そして、最後にマスクＭ２をドライエッチ
ング等によって除去することにより、幅や間隔をサブミ
クロンオーダーまで微細化した配線Ｗ１，Ｗ２を得るこ
とができる（図１の工程（ｇ））。

【００３７】なお、本実施形態では、第１のレジスト膜
３と第２のレジスト膜４からなる２層構造のマスクＭ２
を形成する場合について説明したが、これに限らず、第
２のレジスト膜４の上にさらにポジ型あるいはネガ型の
フォトレジスト膜を形成して３層以上の多層構造として
もよい。

【００３８】ここで、図２に示すように、本発明に係る
半導体装置の製造方法を適用して製造されるアクティブ
マトリックス基板（ＴＦＴアレイ基板）ＡＭの上には、
複数の画素電極５２により規制される画素領域（実際に
液晶層５２の配向状態変化により画像が表示される液晶
パネルの領域）の周囲において両基板を張り合わせて液
晶層５３を包囲するシール部材の一例として光硬化性樹
脂からなるシール材５４が画素領域に沿って設けられて
いる。そしてカラーフィルタ層５５を有する入射側の対
向基板５６の上記画素領域外側シール材５４内側領域に
対応する部位に、遮光性の周辺見切り層５７が設けられ
ている。

【００３９】上記周辺見切り層５７は、後に画素領域に
対応して開口が開けられた遮光性のケースにアクティブ
マトリックス基板ＡＭがセットされた場合に当該画素領
域が製造誤差等により当該ケースの開口の縁に隠れてし
まわないように、即ち例えば液晶パネル用基板５０のケ
ースに対するずれとして数１００μｍ程度を許容するよ
うに、画素領域の周囲に５００μｍ〜１ｍｍ程度の幅を
持つ帯状の遮光性材料により形成される。このような遮
光性の周辺見切り層５７は、例えばＣｒ（クロム）やＮ
ｉ（ニッケル），Ａｌ（アルミニウム）などの金属材料
を用いたスパッタリング、フォトリソグラフィおよびエ
ッチングによって対向基板３１に形成される。上記金属
材料の代わりに、カーボンやＴｉ（チタン）をフォトレ
ジストに分散した樹脂ブラックなどの材料により周辺見
切り層５７を形成してもよい。

【００４０】上記シール材５４の外側の領域には、画素
領域の下辺に沿って周辺回路（走査線駆動回路）５８お
よび外部端子としてのパッド５９が設けられ、画素領域
の両側（図の左右２辺）に沿って周辺回路（信号線駆動
回路）６０が設けられている。さらに、画素領域の上辺
には、画素領域の両側に設けられた上記周辺回路６０間
を電気的に接続するための配線６１が設けられている。
また、シール材５４の四隅には、アクティブマトリック
ス基板５１と対向基板５６との間で電気的導通をとるた
めの導電源電圧材からなるコラム６２が設けられてい
る。そして、シール材５４とほぼ同じ輪郭を持つ対向基
板５６が当該シール材５４によりアクティブマトリック
ス基板ＡＭに固着されて、液晶パネルＰが構成される。

【００４１】そして、本実施形態における配線の形成プ
ロセスは、上記アクティブマトリックス基板ＡＭにおけ
る画素電極５２をオン・オフ制御するトランジスタ（Ｔ
ＦＴ）を接続する配線５２ａや、走査線駆動回路５８や
周辺回路（信号線駆動回路）６０等を接続する配線５８
ａ，６０ａなどに適用することができるものである（図
３参照）。

【００４２】（第２の実施形態）次に、図６を参照して
本発明に係る半導体装置の製造方法の第２の実施形態に
ついて説明する。

【００４３】ここに、図６は本発明に係る半導体装置の
製造方法によりアクティブマトリックス基板ＡＭ上のＴ
ＦＴのコンタクトホールを形成するプロセスの一例を示
す工程図である。

【００４４】まず、石英ガラスあるいはシリコンウェハ
からなる基板１００の表面に導電層としてのｐ−Ｓｉ膜
１０１を形成する（図６の工程（ａ））。

【００４５】このｐ−Ｓｉ膜１０１は、例えばジシラン
ガスを用いたＬＰＣＶＤ（減圧ＣＶＤ）法やモノシラン
ガスを用いたＰＥＣＶＤ（プラズマＣＶＤ）法でａ−Ｓ
ｉ膜を堆積し、そのａ−Ｓｉ膜の全面にエキシマレーザ
を照射することによりレーザアニールを行いａ−Ｓｉ膜
を結晶化して形成する。

【００４６】そして、そのｐ−Ｓｉ膜１０１の上にＣＶ
Ｄ法等によりＳｉ０_２からなる層間絶縁膜１０２を形成
する（図６の工程（ａ））。

【００４７】次いで、コンタクトホールを形成しようと
する層間絶縁膜１０２の上に第１のレジスト膜として、
密着性の良いネガ型のフォトレジストの塗布膜１０３を
形成する（図６の工程（ｂ））。

【００４８】ネガ型のフォトレジストとしては、例えば
東京応化工業製のＯＭＲ−８３等が用いられ、スピンコ
ート等により膜厚０．４５〜２μｍで塗布される。

【００４９】そして、第１のレジスト膜１０３を１５０
度３０分間の条件でポストベークした後、当該第１のレ
ジスト膜１０３上に、第２のレジスト膜として、ポジ型
のフォトレジストの塗布膜１０４を形成する（図６の工
程（ｃ））。

【００５０】ポジ型のフォトレジストとしては、例えば
東京応化工業製のＯＦＰＲ−５０００等が用いられ、ス
ピンコート等により膜厚０．４５〜２μｍで塗布され
る。

【００５１】なお、層間絶縁膜１０２の上に、有機系の
異物（パーティクル）ＰＡがある場合には、図４に示す
ように、第１のレジスト膜１０３と第２のレジスト膜１
０４からなる積層体が比較的膜厚となるため、この積層
体に覆われる確率が高くなる。

【００５２】次いで、第２のレジスト膜１０４に対して
所定のコンタクトホールのパターンを有するマスクを用
いてフォトリソグラフィを施し、未露光部分を除去した
第２のレジスト膜１０４の残留部からなるマスクＭ３を
形成する（図６の工程（ｄ））。

【００５３】なお、ポジ型のフォトレジストは解像度が
高いという特性があるため、マスクＭ１の幅や間隔をサ
ブミクロンオーダーで形成することが可能である。

【００５４】次いで、第２のレジスト膜１０４からなる
マスクＭ３を１５０度３０分間の条件でポストベークし
た後に、このマスクＭ３の上からＯ_２アッシングによる
灰化処理を行なうことにより、マスクＭ３に覆われてい
ない部分の第１のレジスト膜１０３を灰化して除去す
る。

【００５５】これにより、第１のレジスト膜１０３と第
２のレジスト膜１０４の積層体からなるマスクＭ４が形
成される（図１の工程（ｅ））。

【００５６】なお、この際に、マスクＭ３に覆われてい
ない部分の第１のレジスト膜１０３によって有機系の異
物ＰＡが覆われていた場合には、その異物もＯ_２アッシ
ングによってガス化されて除去されるので、有機系の異
物による配線の断線や点欠陥等の不良の発生を防止する
ことができる（図４参照）。

【００５７】次に、第１のレジスト膜１０３と第２のレ
ジスト膜１０４の積層体からなるマスクＭ４で覆われて
いない部分の層間絶縁膜１０２をウェットエッチングに
よって取り除く（図６の工程（ｆ））。

【００５８】この際に、マスクＭ４の１層目を形成する
第１のレジスト膜１０３は、ネガ型フォトレジストの特
性から層間絶縁膜１０２に対する密着性が良いため、マ
スクＭ４がスパッタ膜２から剥離することがなく、エッ
チャントがマスクＭ４の下に浸透するようなことがない
ので、前出の図５のように層間絶縁膜１０２にサイドエ
ッチングを生じることが少ない。

【００５９】そして、最後にマスクＭ４をドライエッチ
ング等によって除去することにより、幅や間隔をサブミ
クロンオーダーまで微細化したコンタクトホールＣを得
ることができる（図６の工程（ｇ））。

【００６０】そして、このコンタクトホールＣ内にＡｌ
やｐ−Ｓｉ等の導電材料をスパッタすることによりＴＦ
Ｔ等の例えば微細化したドレイン電極やソース電極Ｅを
形成することができ、ＴＦＴ等の一層の高密度化を図る
ことができる。

【００６１】なお、本実施形態では、第１のレジスト膜
１０３と第２のレジスト膜１０４からなる２層構造のマ
スクＭ４を形成する場合について説明したが、これに限
らず、第２のレジスト膜１０４の上にさらにポジ型ある
いはネガ型のフォトレジスト膜を形成して３層以上の多
層構造としてもよい。

【００６２】

【実施例】以下に図７〜図９を参照して本発明に係る半
導体装置の製造方法を用いて製造された半導体装置の実
施例を説明する。

【００６３】（第１実施例）ここに、図７の（ａ）は、
図２および図３に示したアクティブマトリックス基板Ａ
Ｍにおける画素電極部５２のＴＦＴの概略構成を示す断
面図、（ｂ）はその要部の拡大断面図である。

【００６４】図７の（ａ）において、ガラス基板１００
上にｐ−Ｓｉ等により導電層１０１が形成され、その上
にＳｉ０2等によりゲート絶縁膜１２０が形成されてい
る。

【００６５】ゲート絶縁膜１２０の所定位置には、ｐ−
Ｓｉ等によりゲート電極１２１が形成され、その上には
第１層間絶縁膜１２２が形成されている。

【００６６】そして、上述の第２の実施形態に則って、
第１層間絶縁膜１２２の上にネガ型の第１のレジスト膜
とポジ型の第２のレジスト膜の積層体からなるコンタク
トホールパターンのマスクＭ４を形成（図６参照）し、
ウェットエッチングすることにより第１層間絶縁膜１２
２とゲート絶縁膜１２０を貫通して導電層１０１のドレ
イン領域１０１ａおよびソース領域１０１ｂに達するコ
ンタクトホールＣ１，Ｃ２が形成される（図７の（ｂ）
参照）。

【００６７】この際に、ネガ型の第１のレジスト膜とポ
ジ型の第２のレジスト膜の積層体からなるコンタクトホ
ールパターンのマスクＭ４（図６参照）は上述のよう
に、それぞれのレジスト膜の特性を活かすことにより、
サブミクロンオーダーまで微細化することができるの
で、コンタクトホールＣ１，Ｃ２も微細化して形成する
ことができる。

【００６８】そして、コンタクトホールＣ１，Ｃ２内に
はｐ−Ｓｉ等の導電材料がスパッタされ、微細化したド
レイン電極１２３およびソース電極１２４が形成され
る。

【００６９】また、ドレイン電極１２３とソース電極１
２４の上には第２層間絶縁膜１２５が形成され、上述の
第２の実施形態に則って、第２層間絶縁膜１２５の上に
ネガ型の第１のレジスト膜とポジ型の第２のレジスト膜
の積層体からなるコンタクトホールパターンのマスクＭ
４を形成し（図６参照）、ウェットエッチングにより第
２層間絶縁膜１２５を貫通してドレイン電極１２３に達
するコンタクトホールＣ３が形成される（図７の（ｂ）
参照）。

【００７０】この際に、ネガ型の第１のレジスト膜とポ
ジ型の第２のレジスト膜の積層体からなるコンタクトホ
ールパターンのマスクＭ４（図６参照）は上述のよう
に、それぞれのレジスト膜の特性を活かすことにより、
サブミクロンオーダーまで微細化することができるの
で、コンタクトホールＣ３も微細化して形成することが
できる。そして、コンタクトホールＣ３内にはＩＴＯが
スパッタされ、画素電極５２が形成される。

【００７１】（第２実施例）ここに、図８の（ａ）は、
図２および図３に示したアクティブマトリックス基板Ａ
Ｍにおける周辺回路の一種としての静電気対策配線部の
概略構成を示す断面図、（ｂ）はその要部の拡大断面図
である。

【００７２】図３に示されているように、薄膜トランジ
スタと、薄膜トランジスタに接続して画素電極が形成さ
れてなり、画素電極によって形成される表示領域の周囲
には走査線駆動回路、データ線駆動回路が形成されてい
る。図３の各配線に「×」として示されている部分は、
短絡用の配線を切断する部分である。この部分について
図８にて拡大して説明する。

【００７３】図８の（ａ）は、短絡用配線１３２を切断
した構成を説明している。なお、説明のために短絡用配
線１３２を図示しているが、実際にはこの部分はホール
開口と同時に切断されるため、図示されている１３２は
存在しない。すなわち、図８（ａ）の右側のホールのよ
うに短絡用配線１３２はエッチングにより除去され、切
断される。図８（ａ）の構成を説明する。

【００７４】ガラス基板１００上には所定の位置にｐ−
Ｓｉ等によりなる導電層１０１が形成され（図示せ
ず）、その上に第１層間絶縁膜１２２が形成されてい
る。基板上に形成されている絶縁膜１２０も必要に応じ
て適宜形成する。

【００７５】その上にはポリシラザンの焼成膜からなる
絶縁膜１３０が形成され、さらにその上にはＣＶＤ法に
よって絶縁膜１３１が形成されている。

【００７６】そして、上述の第２の実施形態に則って、
絶縁膜１３１の上にネガ型の第１のレジスト膜とポジ型
の第２のレジスト膜の積層体からなるコンタクトホール
パターンのマスクＭ４を形成（図６参照）し、ウェット
エッチングすることにより絶縁膜１３０，１３１を貫通
して導電層１０１に達する切断用孔Ｈ１，Ｈ２が形成さ
れる（図８の（ｂ）参照）。

【００７７】この際に、ネガ型の第１のレジスト膜とポ
ジ型の第２のレジスト膜の積層体からなるコンタクトホ
ールパターンのマスクＭ４（図６参照）は上述のよう
に、それぞれのレジスト膜の特性を活かすことにより、
サブミクロンオーダーまで微細化することができるの
で、切断用孔（または切断用のホールとも言う）Ｈ１，
Ｈ２も微細化して形成することができる。そして、切断
用孔Ｈ１の底にはＡｌ等によって形成された短絡用配線
１３２が図８（ａ）の右側の図のように除去され、短絡
用配線の切断が完了する。

【００７８】本実施例では、この短絡用配線の切断をす
るためのホール開口工程と、画素領域内に形成した薄膜
トランジスタのソース領域（またはドレイン領域）との
接続を図るために開口するコンタクトホール開口工程
（図７に示すＣ１、Ｃ２のホールを示す）とを同時に行
うものである。このようにすることによって工程を簡略
化できる。

【００７９】また、薄膜トランジスタに関わるコンタク
トホール開口工程は、前述のようにソース領域（もしく
はドレイン領域）との接続を図るために開口するコンタ
クトホール開口工程の他に、図７に示すようにＣ３を開
口する工程も存在する。従って、Ｃ３を開口する工程と
短絡用配線切断工程とを同時に行うことも可能である。

【００８０】（第３実施例）ここに、図９の（ａ）は、
図２および図３に示したアクティブマトリックス基板Ａ
Ｍにおける端子部の概略構成を示す断面図、（ｂ）はそ
の要部の拡大断面図である。

【００８１】図９の（ａ）において、ガラス基板１００
上にＡｌ等の導電材料がスパッタされ第１パッド下配線
１４０が形成される。

【００８２】第１パッド下配線１４０の上には、第１層
間絶縁膜１２２が形成されている。

【００８３】そして、上述の第２の実施形態に則って、
第１層間絶縁膜１２２の上にネガ型の第１のレジスト膜
とポジ型の第２のレジスト膜の積層体からなるコンタク
トホールパターンのマスクＭ４を形成（図６参照）し、
ウェットエッチングすることにより第１層間絶縁膜１２
２を貫通して第１パッド下配線１４０に達するコンタク
トホールＣ４，Ｃ５，Ｃ６が形成される。

【００８４】この際に、ネガ型の第１のレジスト膜とポ
ジ型の第２のレジスト膜の積層体からなるコンタクトホ
ールパターンのマスクＭ４（図６参照）は上述のよう
に、それぞれのレジスト膜の特性を活かすことにより、
サブミクロンオーダーまで微細化することができるの
で、コンタクトホールＣ４，Ｃ５，Ｃ６も微細化して形
成することができる。

【００８５】コンタクトホールＣ４，Ｃ５，Ｃ６内には
Ａｌ等の導電材料がスパッタされ、微細化した第２パッ
ド下電極１４１が形成される。

【００８６】また、第２パッド下電極１４１の上には、
ポリシラザンの焼成膜からなる絶縁膜１３０が形成さ
れ、さらにその上にはＣＶＤ法によって絶縁膜１３１が
形成されている。

【００８７】そして、上述の第２の実施形態に則って、
絶縁膜１３１の上にネガ型の第１のレジスト膜とポジ型
の第２のレジスト膜の積層体からなるコンタクトホール
パターンのマスクＭ４を形成（図６参照）し、ウェット
エッチングすることにより絶縁膜１３０，１３１を貫通
して第２パッド下電極１４１に達するコンタクトホール
Ｃ７，Ｃ８が形成される（図９の（ｂ）参照）。

【００８８】この際に、ネガ型の第１のレジスト膜とポ
ジ型の第２のレジスト膜の積層体からなるコンタクトホ
ールパターンのマスクＭ４（図６参照）は上述のよう
に、それぞれのレジスト膜の特性を活かすことにより、
サブミクロンオーダーまで微細化することができるの
で、コンタクトホールＣ７，Ｃ８も微細化して形成する
ことができる。このコンタクトホールＣ７，Ｃ８内には
Ａｌ等の導電材料がスパッタされ、微細化したパッド１
４２，１４３，１４４が形成される。

【００８９】

【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法は、ネガ型の第１のレジスト膜の密着
性の良さと、ポジ型の第２のレジスト膜の高解像度性を
活かすことができ、サブミクロンオーダーの微細な配線
を形成することができるという効果がある。

【図面の簡単な説明】

【図１】本発明に係るに半導体装置の製造方法における
配線の形成プロセスの一例を示す工程図である。

【図２】本発明に係る半導体装置の製造方法を適用して
製造した配線を備えるアクティブマトリックス基板を用
いた液晶パネルの概略図である。

【図３】本発明に係る半導体装置の製造方法を適用して
製造した配線を用いたアクティブマトリックス基板の概
略図である。

【図４】本発明に係る半導体装置の製造方法において有
機系異物とレジスト膜の関係を示す説明図である。

【図５】従来の配線の形成方法におけるサイドエッチン
グの発生を示す説明図である。

【図６】本発明に係る半導体装置の製造方法によりアク
ティブマトリックス基板ＡＭ上のＴＦＴのコンタクトホ
ールを形成するプロセスの一例を示す工程図である。

【図７】本発明に係る半導体装置の製造方法におけるコ
ンタクトホールの形成プロセスを適用して製造した半導
体装置の第１実施例を示す断面図である。

【図８】本発明に係る半導体装置の製造方法におけるコ
ンタクトホールの形成プロセスを適用して製造した半導
体装置の第２実施例を示す断面図である。

【図９】本発明に係る半導体装置の製造方法におけるコ
ンタクトホールの形成プロセスを適用して製造した半導
体装置の第３実施例を示す断面図である。

【図１０】従来の配線の形成方法における層間絶縁膜と
サイドエッチ量の関係を示す表である。

【図１１】従来の配線の形成方法における層間絶縁膜と
サイドエッチ量の関係を示すグラフである。

【符号の説明】

１半導体層２配線材料のスパッタ膜（導電膜）３ネガ型のフォトレジストの塗布膜（第１のレジ
スト膜）４ポジ型のフォトレジストの塗布膜（第２のレジ
スト膜）Ｍ１第２のレジスト膜で形成されたマスクＭ２第１のレジスト膜と第２のレジスト膜の積層体
で形成されたマスクＷ１，Ｗ２配線ＰＡ有機系の異物（パーティクル）１０半導体層１１層間絶縁膜１２マスクＳサイドエッチング１００ガラス基板１０１導電層１０２層間絶縁膜１０３ネガ型のフォトレジストの塗布膜（第１のレジ
スト膜）１０４ポジ型のフォトレジストの塗布膜（第２のレジ
スト膜）Ｍ３第２のレジスト膜で形成されたマスクＭ４第１のレジスト膜と第２のレジスト膜の積層体
で形成されたマスクＣコンタクトホールＥ電極ＡＭアクティブマトリックス基板Ｃ１〜Ｃ８コンタクトホールＨ１，Ｈ２切断用孔

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2H092 GA29 HA04 HA06 HA12 JA24 KB25 MA05 MA17 MA18 NA25 PA06 5F043 AA10 AA24 CC01 CC07 CC11 CC12 CC14 CC16 FF10 GG02 GG10

Claims

【特許請求の範囲】

【請求項１】基板上にパターンを形成する半導体装置の
製造方法であって、上記基板上に薄膜を形成する工程
と、上記薄膜の上に、ネガ型の第１のレジスト膜を形成
する工程と、上記第１のレジスト膜を焼成する工程と、
上記第１のレジスト膜の上に、ポジ型の第２のレジスト
膜を形成する工程と、上記第２のレジスト膜を所定のパ
ターンを有するマスクを用いて露光する工程と、上記第
２のレジスト膜を現像して未露光部分を除去する工程
と、上記第２のレジスト膜の残留部分を焼成する工程
と、上記第２のレジスト膜の残留部分を所定のパターン
のマスクとして上記第１のレジスト膜を除去する工程
と、上記第１のレジスト膜と上記第２のレジスト膜の積
層体を所定のパターンのマスクとして上記薄膜をエッチ
ングする工程と、を少なくとも有することを特徴とする
半導体装置の製造方法。
【請求項２】上記第１のレジスト膜および上記第２のレ
ジスト膜の厚さは、０．４５〜２μｍであることを特徴
とする請求項１記載の半導体装置の製造方法。
【請求項３】基板上に薄膜トランジスタが形成されて
なり、前記薄膜トランジスタ上を覆う絶縁膜に前記薄膜
トランジスタのソース領域及びドレイン領域と電気的な
接続をする各配線を形成するためのコンタクトホールを
有してなる半導体装置の製造方法において、前記絶縁膜
上にネガ型の第１のレジスト膜を形成する工程と、上記
第１のレジスト膜の上にポジ型の第２のレジスト膜を形
成する工程と、上記第１のレジスト膜と上記第２のレジ
スト膜の積層体をマスクとして上記絶縁膜をエッチング
し前記コンタクトホールを開口する工程とを少なくとも
有することを特徴とする半導体装置の製造方法。
【請求項４】基板上に画素電極がマトリックス状に形
成されてなり、該画素電極に接続して薄膜トランジスタ
が形成されてなり、前記薄膜トランジスタ上を覆う絶縁
膜に前記薄膜トランジスタのソース領域及びドレイン領
域と電気的な接続を配線が形成するためのコンタクトホ
ールが形成されてなる半導体装置の製造方法において、
前記絶縁膜上にネガ型の第１のレジスト膜を形成する工
程と、上記第１のレジスト膜の上にポジ型の第２のレジ
スト膜を形成する工程と、上記第２のレジスト膜を所定
のパターンを有するマスクを用いて露光し、上記第１の
レジスト膜と上記第２のレジスト膜の積層体をマスクと
して上記絶縁膜をエッチングし前記コンタクトホールを
開口すると同時に、前記画素電極によって形成されてな
る表示領域の周囲に形成されてなる短絡用配線を前記エ
ッチングにより切断する工程とを少なくとも有すること
を特徴とする半導体装置の製造方法。
【請求項５】基板上に画素電極がマトリックス状に形
成されてなり、該画素電極に接続して薄膜トランジスタ
が形成されてなり、前記薄膜トランジスタ上を覆う絶縁
膜に前記薄膜トランジスタのソース領域及びドレイン領
域と電気的に接続してなる各配線と、前記ドレイン領域
と接続してなる配線と前記画素電極との接続をするため
に開口するホールを形成してなる半導体装置の製造方法
において、前記絶縁膜上にネガ型の第１のレジスト膜を
形成する工程と、上記第１のレジスト膜の上にポジ型の
第２のレジスト膜を形成する工程と、上記第１のレジス
ト膜と上記第２のレジスト膜の積層体をマスクとして上
記絶縁膜をエッチングし前記ホールを開口すると同時
に、前記画素電極によって形成されてなる表示領域の周
囲に形成されてなる短絡用配線を前記エッチングにより
切断する工程とを少なくとも有することを特徴とする半
導体装置の製造方法。
【請求項６】上記第１のレジスト膜および上記第２の
レジスト膜の厚さは、０．４５〜２μｍであることを特
徴とする請求項３乃至５に記載の半導体装置の製造方
法。