JP2002050638A - プロセス・ウィンドウが改良された完全自己整合ｔｆｔの形成方法 - Google Patents
プロセス・ウィンドウが改良された完全自己整合ｔｆｔの形成方法Info
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- JP2002050638A JP2002050638A JP2001162425A JP2001162425A JP2002050638A JP 2002050638 A JP2002050638 A JP 2002050638A JP 2001162425 A JP2001162425 A JP 2001162425A JP 2001162425 A JP2001162425 A JP 2001162425A JP 2002050638 A JP2002050638 A JP 2002050638A
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Abstract
(57)【要約】
【課題】 半導体デバイスの高くなった領域でレジスト
を開口する方法を提供すること。 【解決手段】 この方法は、チャネル絶縁層上に導電層
を形成し、事実上平坦な周囲領域より高くなった部分を
形成するステップを含む。高くなった部分と周囲領域上
にフォトレジスト層が形成され、フォトレジストの現像
後、高くなった部分の上面にはフォトレジストが残り、
周囲領域には残らないよう、グレースケールの光マスク
により高くなった部分上の導電層上のフォトレジストに
対する露光量を少なくすることによって、フォトレジス
トにパターンが形成される。導電層はフォトレジストに
従ってエッチングされ、チャネル絶縁層に自己整合する
ソース／ドレインの電極が形成される。
を開口する方法を提供すること。 【解決手段】 この方法は、チャネル絶縁層上に導電層
を形成し、事実上平坦な周囲領域より高くなった部分を
形成するステップを含む。高くなった部分と周囲領域上
にフォトレジスト層が形成され、フォトレジストの現像
後、高くなった部分の上面にはフォトレジストが残り、
周囲領域には残らないよう、グレースケールの光マスク
により高くなった部分上の導電層上のフォトレジストに
対する露光量を少なくすることによって、フォトレジス
トにパターンが形成される。導電層はフォトレジストに
従ってエッチングされ、チャネル絶縁層に自己整合する
ソース／ドレインの電極が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜電界効果トラ
ンジスタ（ＴＦＴ）に関して、特に自己整合ソース／ド
レイン（Ｓ／Ｄ）コンタクトがゲート電極と自己整合
し、チャネル絶縁体も自己整合し（つまり完全自己整合
ＴＦＴ）、簡単なプロセス変更により自己整合デバイス
の生産時間及び生産コストを最小にしたデバイスを作製
する方法に関する。
ンジスタ（ＴＦＴ）に関して、特に自己整合ソース／ド
レイン（Ｓ／Ｄ）コンタクトがゲート電極と自己整合
し、チャネル絶縁体も自己整合し（つまり完全自己整合
ＴＦＴ）、簡単なプロセス変更により自己整合デバイス
の生産時間及び生産コストを最小にしたデバイスを作製
する方法に関する。
【０００２】
【従来の技術】アクティブ・マトリックス・ディスプレ
イに用いられるような従来のスタッガード反転ボトム・
ゲート（staggered inverted bottom-gate）薄膜トラン
ジスタ（ＴＦＴ）では、ソース／ドレインの電極は、ど
のＴＦＴでも表面にコーナ整合マークを使用して全体的
に整合がとられる。このようなシステムは精度に欠ける
ため、下のゲート電極とソース／ドレイン・コンタクト
（Ｓ／Ｄコンタクトまたは電極）の間に不整合オフセッ
トがある。Ｓ／Ｄコンタクトは自己整合しないので、オ
ーバラップの程度は通常、マスク・レベルで大きくな
り、こうした不整合オフセットが生じる。これは好まし
くない。デバイスのソース／ドレインからゲートへの
（Ｓ／Ｄ−Ｇ）キャパシタンスが増加し、その結果、ア
クティブ・マトリックス・ディスプレイのピクセル・フ
ィードスルー電圧（ΔＶｐ）も増加するからである。
イに用いられるような従来のスタッガード反転ボトム・
ゲート（staggered inverted bottom-gate）薄膜トラン
ジスタ（ＴＦＴ）では、ソース／ドレインの電極は、ど
のＴＦＴでも表面にコーナ整合マークを使用して全体的
に整合がとられる。このようなシステムは精度に欠ける
ため、下のゲート電極とソース／ドレイン・コンタクト
（Ｓ／Ｄコンタクトまたは電極）の間に不整合オフセッ
トがある。Ｓ／Ｄコンタクトは自己整合しないので、オ
ーバラップの程度は通常、マスク・レベルで大きくな
り、こうした不整合オフセットが生じる。これは好まし
くない。デバイスのソース／ドレインからゲートへの
（Ｓ／Ｄ−Ｇ）キャパシタンスが増加し、その結果、ア
クティブ・マトリックス・ディスプレイのピクセル・フ
ィードスルー電圧（ΔＶｐ）も増加するからである。
【０００３】フィードスルー電圧は、ピクセルＴＦＴが
ピクセルに電荷をかけ、ＯＦＦ状態に戻ったとき、ＴＦ
Ｔソースからゲートへの（Ｓ−Ｇ）キャパシタンス（Ｃ
ｇｓ）に蓄積した電荷によって生じる。ΔＶｐオフセッ
トは、アクティブ・マトリックス・ディスプレイに含ま
れる受動素子（ストレージ・コンデンサ）と適切な電子
駆動機構を組み合わせて補償する必要がある。アクティ
ブ・マトリックスでＳ／Ｄ整合にシフトがあるとき、Δ
Ｖｐの補償が不完全になり、よって完成したディスプレ
イに可視不要物（artifact）が発生することがある。
ピクセルに電荷をかけ、ＯＦＦ状態に戻ったとき、ＴＦ
Ｔソースからゲートへの（Ｓ−Ｇ）キャパシタンス（Ｃ
ｇｓ）に蓄積した電荷によって生じる。ΔＶｐオフセッ
トは、アクティブ・マトリックス・ディスプレイに含ま
れる受動素子（ストレージ・コンデンサ）と適切な電子
駆動機構を組み合わせて補償する必要がある。アクティ
ブ・マトリックスでＳ／Ｄ整合にシフトがあるとき、Δ
Ｖｐの補償が不完全になり、よって完成したディスプレ
イに可視不要物（artifact）が発生することがある。
【０００４】ソース／ドレイン・コンタクトは自己整合
しないので、チャネル絶縁体上のオーバラップの量がマ
スク設計で増加し、最悪事例の整合誤差であっても適切
なオーバラップが得られる。これも好ましくない。フィ
ードスルー電圧が増加するだけでなく、デバイスのチャ
ネル長限度が小さくなるからである。駆動電流が大きく
なったことにより、必要なチャージ時間が短縮されて、
高解像度かつ画像の多い表示が得られるようチャネル長
を短くしたＴＦＴを作成することが強く望まれる。
しないので、チャネル絶縁体上のオーバラップの量がマ
スク設計で増加し、最悪事例の整合誤差であっても適切
なオーバラップが得られる。これも好ましくない。フィ
ードスルー電圧が増加するだけでなく、デバイスのチャ
ネル長限度が小さくなるからである。駆動電流が大きく
なったことにより、必要なチャージ時間が短縮されて、
高解像度かつ画像の多い表示が得られるようチャネル長
を短くしたＴＦＴを作成することが強く望まれる。
【０００５】ＴＦＴのソース／ドレイン・コンタクトを
ゲート電極に自己整合させる１つの方法は、１９９９年
９月３０日付米国特許第５１５６９８６号、及び第５３
４０７５８号、"Method for Fabricating Self-Aligned
Thin-Film Transistors toDefine a Drain and Source
in a Single Photolithographic Step"（米国シリアル
番号０９／４１０２８０）に述べられているように、ゲ
ート金属や上部チャネル絶縁体の形態を、ソース／ドレ
イン・メタライゼーション上の平坦化層または半平坦化
層と組み合わせて使用することである。平坦化層の一部
を均一に除去することによって、メタライゼーションの
一部が露出し、これがゲート金属形態と事実上整合し、
この露出部分をエッチングすることで、自己整合型ソー
ス／ドレイン電極を形成することができる。このような
方法のプロセス・ウィンドウは、適当と期待されるほど
広くはない。なぜなら一般に、付着されるフォトレジス
トは完全に平坦ではなく、レジストを薄くするプロセス
は完全に一様ではなく、チャネル形態上のレジストの厚
みは、画設されるフィーチャのアスペクト比にいくらか
依存するからである。
ゲート電極に自己整合させる１つの方法は、１９９９年
９月３０日付米国特許第５１５６９８６号、及び第５３
４０７５８号、"Method for Fabricating Self-Aligned
Thin-Film Transistors toDefine a Drain and Source
in a Single Photolithographic Step"（米国シリアル
番号０９／４１０２８０）に述べられているように、ゲ
ート金属や上部チャネル絶縁体の形態を、ソース／ドレ
イン・メタライゼーション上の平坦化層または半平坦化
層と組み合わせて使用することである。平坦化層の一部
を均一に除去することによって、メタライゼーションの
一部が露出し、これがゲート金属形態と事実上整合し、
この露出部分をエッチングすることで、自己整合型ソー
ス／ドレイン電極を形成することができる。このような
方法のプロセス・ウィンドウは、適当と期待されるほど
広くはない。なぜなら一般に、付着されるフォトレジス
トは完全に平坦ではなく、レジストを薄くするプロセス
は完全に一様ではなく、チャネル形態上のレジストの厚
みは、画設されるフィーチャのアスペクト比にいくらか
依存するからである。
【０００６】ソース／ドレインのフィーチャを分離する
もう１つの方法は、ＴＦＴのチャネル領域でフォトレジ
ストを薄くする方法で、C. W. Hanらによる"A TFT manu
factured by 4 masks process with new photolithogra
phy"(Asia Display '98, pp.1109-1112 [1998]）に述べ
られている。チャネルのレジストは、グレースケール・
マスクを通した露光により薄くされるが、これはチャネ
ル領域の露光量を制限し、現像時にその領域のレジスト
の一部しか除去されないが、これは、露光されない領域
または露光量が十分な領域とは対照的であり、後者で
は、ポジティブ・レジストの場合、それぞれ、領域の厚
みがチャネル領域より大きくなるか、または厚みが残ら
ない。ただしその場合、グレースケール露光は、ａ）バ
ック・チャネル・エッチング（ＢＣＥ）タイプのＴＦＴ
のアクティブａ−Ｓｉアイランドを作製するため、ま
た、後のステップで薄いチャネル・フォトレジストのみ
除去した後、ｂ）ソース／ドレインのコンタクトを画設
するバック・チャネル・カットを画設するため行われ
る。このようにして、アクティブ・アイランドとチャネ
ル・カットが１回のフォトリソグラフィ・ステップで得
られ、プロセスが簡素化される。ただしこのようにして
作成されたＴＦＴは、ゲート電極の形態をはっきり利用
しているわけではなく、ＴＦＴはＢＣＥタイプなので、
別の形態を加える上部チャネル絶縁体はない。従って、
ここに述べたＴＦＴは自己整合型ではなく、よって先に
述べた自己整合の利点はない。
もう１つの方法は、ＴＦＴのチャネル領域でフォトレジ
ストを薄くする方法で、C. W. Hanらによる"A TFT manu
factured by 4 masks process with new photolithogra
phy"(Asia Display '98, pp.1109-1112 [1998]）に述べ
られている。チャネルのレジストは、グレースケール・
マスクを通した露光により薄くされるが、これはチャネ
ル領域の露光量を制限し、現像時にその領域のレジスト
の一部しか除去されないが、これは、露光されない領域
または露光量が十分な領域とは対照的であり、後者で
は、ポジティブ・レジストの場合、それぞれ、領域の厚
みがチャネル領域より大きくなるか、または厚みが残ら
ない。ただしその場合、グレースケール露光は、ａ）バ
ック・チャネル・エッチング（ＢＣＥ）タイプのＴＦＴ
のアクティブａ−Ｓｉアイランドを作製するため、ま
た、後のステップで薄いチャネル・フォトレジストのみ
除去した後、ｂ）ソース／ドレインのコンタクトを画設
するバック・チャネル・カットを画設するため行われ
る。このようにして、アクティブ・アイランドとチャネ
ル・カットが１回のフォトリソグラフィ・ステップで得
られ、プロセスが簡素化される。ただしこのようにして
作成されたＴＦＴは、ゲート電極の形態をはっきり利用
しているわけではなく、ＴＦＴはＢＣＥタイプなので、
別の形態を加える上部チャネル絶縁体はない。従って、
ここに述べたＴＦＴは自己整合型ではなく、よって先に
述べた自己整合の利点はない。
【０００７】
【発明が解決しようとする課題】従って、自己整合Ｓ／
Ｄコンタクトと、ゲート電極に自己整合して先に述べた
問題点をなくすかまたは少なくするチャネル絶縁体を持
つ等の、完全自己整合型のＴＦＴを作成する必要があ
る。Ｓ／Ｄ−Ｇキャパシタンスの低減とピクセル・チャ
ージの均一性に加えて、チャネルの短いＴＦＴを作成す
ることも望まれる。チャネルが短ければ、ピクセル・チ
ャージに利用できる電流駆動が増え、よってチャージ時
間が短縮されるからである。これは高解像度、高性能の
アクティブ・マトリックス・ディスプレイには重要であ
る。
Ｄコンタクトと、ゲート電極に自己整合して先に述べた
問題点をなくすかまたは少なくするチャネル絶縁体を持
つ等の、完全自己整合型のＴＦＴを作成する必要があ
る。Ｓ／Ｄ−Ｇキャパシタンスの低減とピクセル・チャ
ージの均一性に加えて、チャネルの短いＴＦＴを作成す
ることも望まれる。チャネルが短ければ、ピクセル・チ
ャージに利用できる電流駆動が増え、よってチャージ時
間が短縮されるからである。これは高解像度、高性能の
アクティブ・マトリックス・ディスプレイには重要であ
る。
【０００８】
【課題を解決するための手段】本発明に従い、薄膜トラ
ンジスタ作製プロセスを改良する方法が与えられる。本
発明の改良点の１つは、ゲート電極のバック露光により
チャネル領域をゲート電極に対して自己整合させ、チャ
ネル絶縁体、フォトレジスト層（ソース／ドレイン・メ
タライゼーション上で部分的に平坦化された層）の形
態、及びソース／ドレイン・メタライゼーションをエッ
チングするフォトレジストを画設するため用いられる通
常のフォトマスクの変更により、チャネル絶縁体形態に
重なるグレーレベル領域を加えることによって、完全自
己整合ＴＦＴを形成することである。グレーレベル・マ
スク領域の密度は、十分露光されて現像液により除去さ
れるレジストの厚みが、チャネル絶縁体とゲート金属の
形態上のレジストの厚みを超え、チャネル絶縁体形態の
ない領域上のレジスト厚みより小さくなるように選択さ
れる。チャネル絶縁体は、好適にはテーパ・エッジを持
つよう形成されるので、これら２つの厚みのレジスト間
には遷移領域があり、ゲート電極上のソース／ドレイン
のコンタクトのオーバラップ距離は、除去されるレジス
トの実際の厚みと、チャネル絶縁体エッジ及びゲート金
属の距離との組み合わせにより決まる。これらの距離は
両方とも処理条件を変更することによって調整すること
ができる。この方法では、処理を追加する必要がなく、
ソース／ドレインの金属にパターンを形成するフォトマ
スクの簡単な変更しか必要としない。
ンジスタ作製プロセスを改良する方法が与えられる。本
発明の改良点の１つは、ゲート電極のバック露光により
チャネル領域をゲート電極に対して自己整合させ、チャ
ネル絶縁体、フォトレジスト層（ソース／ドレイン・メ
タライゼーション上で部分的に平坦化された層）の形
態、及びソース／ドレイン・メタライゼーションをエッ
チングするフォトレジストを画設するため用いられる通
常のフォトマスクの変更により、チャネル絶縁体形態に
重なるグレーレベル領域を加えることによって、完全自
己整合ＴＦＴを形成することである。グレーレベル・マ
スク領域の密度は、十分露光されて現像液により除去さ
れるレジストの厚みが、チャネル絶縁体とゲート金属の
形態上のレジストの厚みを超え、チャネル絶縁体形態の
ない領域上のレジスト厚みより小さくなるように選択さ
れる。チャネル絶縁体は、好適にはテーパ・エッジを持
つよう形成されるので、これら２つの厚みのレジスト間
には遷移領域があり、ゲート電極上のソース／ドレイン
のコンタクトのオーバラップ距離は、除去されるレジス
トの実際の厚みと、チャネル絶縁体エッジ及びゲート金
属の距離との組み合わせにより決まる。これらの距離は
両方とも処理条件を変更することによって調整すること
ができる。この方法では、処理を追加する必要がなく、
ソース／ドレインの金属にパターンを形成するフォトマ
スクの簡単な変更しか必要としない。
【０００９】本発明に従い、半導体デバイスの高くなっ
た領域でレジストを開口する方法は、チャネル絶縁層上
に導電層を形成して高くなった領域を形成するステップ
を含む。高くなった領域は、周囲の事実上平坦な領域よ
り高い。チャネル絶縁層はゲート電極に整合する。高く
なった領域上にはフォトレジスト層が形成され、高くな
った部分の上のフォトレジストに対する露光が少なくな
るようグレースケールの光マスクにより周囲領域とフォ
トレジストにパターンが形成され、フォトレジストの現
像後、高くなった領域の上面からフォトレジストが除去
されるが、周囲領域には残る。導電層は、フォトレジス
トに従ってエッチングされ、チャネル絶縁層に自己整合
するソース／ドレインの電極が形成される。
た領域でレジストを開口する方法は、チャネル絶縁層上
に導電層を形成して高くなった領域を形成するステップ
を含む。高くなった領域は、周囲の事実上平坦な領域よ
り高い。チャネル絶縁層はゲート電極に整合する。高く
なった領域上にはフォトレジスト層が形成され、高くな
った部分の上のフォトレジストに対する露光が少なくな
るようグレースケールの光マスクにより周囲領域とフォ
トレジストにパターンが形成され、フォトレジストの現
像後、高くなった領域の上面からフォトレジストが除去
されるが、周囲領域には残る。導電層は、フォトレジス
トに従ってエッチングされ、チャネル絶縁層に自己整合
するソース／ドレインの電極が形成される。
【００１０】
【発明の実施の形態】本発明は、薄膜電界効果トランジ
スタ（ＴＦＴ）に関して、特にソース／ドレイン（Ｓ／
Ｄ）コンタクトをゲート電極と自己整合させ、簡単なプ
ロセス変更により、このような完全自己整合デバイスの
生産時間、生産コストを最小にする、３層タイプＴＦＴ
デバイスを作製する方法に関する。本発明は、完全自己
整合ＴＦＴを形成する方法を含む。完全自己整合とは、
ゲート電極に対して自己整合したチャネル絶縁体、及び
チャネル絶縁体に（従ってゲート電極にも）対する自己
整合したソース／ドレインのコンタクト（Ｓ／Ｄコンタ
クト）を意味する。これらの方法は、ソース／ドレイン
間のフォトレジスト・コーティングによる部分平坦化と
組み合わせたゲート電極とチャネル絶縁体の形態を利用
することにもとづく。これにより、チャネル絶縁体上の
ソース／ドレイン・メタライゼーション上に薄いレジス
ト層が得られる。
スタ（ＴＦＴ）に関して、特にソース／ドレイン（Ｓ／
Ｄ）コンタクトをゲート電極と自己整合させ、簡単なプ
ロセス変更により、このような完全自己整合デバイスの
生産時間、生産コストを最小にする、３層タイプＴＦＴ
デバイスを作製する方法に関する。本発明は、完全自己
整合ＴＦＴを形成する方法を含む。完全自己整合とは、
ゲート電極に対して自己整合したチャネル絶縁体、及び
チャネル絶縁体に（従ってゲート電極にも）対する自己
整合したソース／ドレインのコンタクト（Ｓ／Ｄコンタ
クト）を意味する。これらの方法は、ソース／ドレイン
間のフォトレジスト・コーティングによる部分平坦化と
組み合わせたゲート電極とチャネル絶縁体の形態を利用
することにもとづく。これにより、チャネル絶縁体上の
ソース／ドレイン・メタライゼーション上に薄いレジス
ト層が得られる。
【００１１】好適実施例の場合、ソース／ドレインのメ
タライゼーションをエッチングするフォトレジストを画
設するフォトマスクに変更を加え、チャネル絶縁体の形
態に重なるグレーレベル領域を追加する。グレーレベル
・マスク領域の密度は、自己整合絶縁層が存在する領域
に重なるレジストを（現像後）除去するよう選択する。
他の実施例では、現像後レジストがソース／ドレイン・
メタライゼーション層の他の部分でチャネル絶縁体及び
ゲート金属の形態上よりも厚くなるよう、レジストがグ
レースケール・マスクまたはグレーレベル・マスクで露
光される。レジストは次に、プラズマ・エッチング・ス
テップにより自己整合絶縁体が存在する領域から除去さ
れる。
タライゼーションをエッチングするフォトレジストを画
設するフォトマスクに変更を加え、チャネル絶縁体の形
態に重なるグレーレベル領域を追加する。グレーレベル
・マスク領域の密度は、自己整合絶縁層が存在する領域
に重なるレジストを（現像後）除去するよう選択する。
他の実施例では、現像後レジストがソース／ドレイン・
メタライゼーション層の他の部分でチャネル絶縁体及び
ゲート金属の形態上よりも厚くなるよう、レジストがグ
レースケール・マスクまたはグレーレベル・マスクで露
光される。レジストは次に、プラズマ・エッチング・ス
テップにより自己整合絶縁体が存在する領域から除去さ
れる。
【００１２】好適実施例では、グレースケール・マスク
とプラズマ・エッチングの方法を組み合わせて用いる。
この２つの方法では、いずれかの場合と比べてプロセス
・ウィンドウを大きくすることができる。レジスト・エ
ッチング・プロセスでは、形態、デバイス・チャネル
長、アレイ領域とアレイ外部の各種領域間のレイアウト
に困難が伴う場合がある。こうしたバリエーションのた
め、チャネル絶縁体上に残るレジストの厚みが、領域に
よってもデバイスによっても異なる結果になる。そのた
め、１回で全領域に良好な結果をもたらすようエッチン
グするレジストに最適な厚みを見つけるのが困難にな
る。グレーレベル・マスク・プロセスでは、適正量のレ
ジストを現像除去するため、フォトレジストの厚み、露
光量、及び現像プロセスを緻密に制御しなければならな
い場合がある。デバイスは、レジストを除去しすぎると
開回路になり、除去するレジストが少なすぎると短絡す
ることがある。
とプラズマ・エッチングの方法を組み合わせて用いる。
この２つの方法では、いずれかの場合と比べてプロセス
・ウィンドウを大きくすることができる。レジスト・エ
ッチング・プロセスでは、形態、デバイス・チャネル
長、アレイ領域とアレイ外部の各種領域間のレイアウト
に困難が伴う場合がある。こうしたバリエーションのた
め、チャネル絶縁体上に残るレジストの厚みが、領域に
よってもデバイスによっても異なる結果になる。そのた
め、１回で全領域に良好な結果をもたらすようエッチン
グするレジストに最適な厚みを見つけるのが困難にな
る。グレーレベル・マスク・プロセスでは、適正量のレ
ジストを現像除去するため、フォトレジストの厚み、露
光量、及び現像プロセスを緻密に制御しなければならな
い場合がある。デバイスは、レジストを除去しすぎると
開回路になり、除去するレジストが少なすぎると短絡す
ることがある。
【００１３】ここで各図を参照する。同様な参照符号は
同じ要素または同様な要素を示す。まず図１及び図２を
参照する。基板１２上にゲート電極１０が画設された第
１マスキング・ステップの後、一部作製されたピクセル
・セル用トランジスタの断面図が示してある。基板１２
は、好適にはガラス、水晶、プラスチック等の透明材料
を含む。ゲート電極１０は金属または導体の付着とリソ
グラフィによるパターン形成により形成される。ゲート
電極１０は、好適には半透明材料から形成され、クロム
（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａ
ｌ）、銅（Ｃｕ）、その他の電気的に同等な導体等の金
属、Ａｌの上下のクロム（Ｃｒ／Ａｌ）、Ａｌ上下のモ
リブデン（Ｍｏ／Ａｌ）、その他の同様な導体等のキャ
ップ付きまたはクラッド構成の多層金属構造、アルミニ
ウムにネオジム数パーセント等の合金構造等の単一導電
層でもよい。ゲート電極１０は、好適には上の物質のス
テップ・カバレージを大きくするためテーパ・エッジを
含む。
同じ要素または同様な要素を示す。まず図１及び図２を
参照する。基板１２上にゲート電極１０が画設された第
１マスキング・ステップの後、一部作製されたピクセル
・セル用トランジスタの断面図が示してある。基板１２
は、好適にはガラス、水晶、プラスチック等の透明材料
を含む。ゲート電極１０は金属または導体の付着とリソ
グラフィによるパターン形成により形成される。ゲート
電極１０は、好適には半透明材料から形成され、クロム
（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａ
ｌ）、銅（Ｃｕ）、その他の電気的に同等な導体等の金
属、Ａｌの上下のクロム（Ｃｒ／Ａｌ）、Ａｌ上下のモ
リブデン（Ｍｏ／Ａｌ）、その他の同様な導体等のキャ
ップ付きまたはクラッド構成の多層金属構造、アルミニ
ウムにネオジム数パーセント等の合金構造等の単一導電
層でもよい。ゲート電極１０は、好適には上の物質のス
テップ・カバレージを大きくするためテーパ・エッジを
含む。
【００１４】図３を参照する。誘電層１４、半導体層１
６、及び誘電層１８を含む３層構造が形成される。誘電
層１４、１８は同じ材料にする必要はない。誘電層１
４、１８には、例えば窒化シリコン、酸化シリコン、酸
窒化シリコン、酸化アルミニウム、酸化タンタル、プラ
ズマ付着または反応性スパッタリングによる酸化シリコ
ン（ＳｉＯｘ）、スピン・オン・ガラス、ポリアミドや
ＢＣＢ等の有機物質、あるいはチタン酸バリウム・スト
ロンチウム（ＢＳＴ）、チタン酸バリウム・ジルコニウ
ム（ＢＺＴ）、五酸化タンタル、その組み合わせ等の高
誘電率の誘電体を含めることができる。誘電層１４、１
８それぞれに、ＳｉＮx、ＳｉＮx／ＳｉＯ y、ＳｉＮx／
ＳｉＯy／ＳｉＮx等、複数の層を加えることができる。
これらの層を調製するには、陽極酸化やプラズマ拡張化
学蒸着（ＰＥＣＶＤ）、電子サイクロトロン共鳴ＣＶ
Ｄ、レーザＣＶＤ、スパッタリング等を行う。半導体層
１６には、アモルファス・シリコン（ａ−Ｓｉまたはａ
−Ｓｉ：Ｈ）、ポリシリコン、その他、トランジスタの
電流チャネルを形成する半導体物質層を含めることがで
きる。フォトレジスト層２０は誘電層１８上に形成され
る。フォトレジスト２０には、パターンを光学的に形成
可能なポリイミド、または自己組織化単分子膜（ＳＡ
Ｍ：self-assembled monolayer）を含めることができ
る。
６、及び誘電層１８を含む３層構造が形成される。誘電
層１４、１８は同じ材料にする必要はない。誘電層１
４、１８には、例えば窒化シリコン、酸化シリコン、酸
窒化シリコン、酸化アルミニウム、酸化タンタル、プラ
ズマ付着または反応性スパッタリングによる酸化シリコ
ン（ＳｉＯｘ）、スピン・オン・ガラス、ポリアミドや
ＢＣＢ等の有機物質、あるいはチタン酸バリウム・スト
ロンチウム（ＢＳＴ）、チタン酸バリウム・ジルコニウ
ム（ＢＺＴ）、五酸化タンタル、その組み合わせ等の高
誘電率の誘電体を含めることができる。誘電層１４、１
８それぞれに、ＳｉＮx、ＳｉＮx／ＳｉＯ y、ＳｉＮx／
ＳｉＯy／ＳｉＮx等、複数の層を加えることができる。
これらの層を調製するには、陽極酸化やプラズマ拡張化
学蒸着（ＰＥＣＶＤ）、電子サイクロトロン共鳴ＣＶ
Ｄ、レーザＣＶＤ、スパッタリング等を行う。半導体層
１６には、アモルファス・シリコン（ａ−Ｓｉまたはａ
−Ｓｉ：Ｈ）、ポリシリコン、その他、トランジスタの
電流チャネルを形成する半導体物質層を含めることがで
きる。フォトレジスト層２０は誘電層１８上に形成され
る。フォトレジスト２０には、パターンを光学的に形成
可能なポリイミド、または自己組織化単分子膜（ＳＡ
Ｍ：self-assembled monolayer）を含めることができ
る。
【００１５】図４を参照する。フォトレジスト２０（露
光されなかった部分は残るポジティブ・レジスト等）は
バック露光（矢印"Ａ"の方向）により、ゲート電極１０
をマスクとして紫外光で露光される。２回目のレジスト
２０の露光も上側（矢印"Ａ"の反対方向）からマスク
（図示せず）で行われ、ゲート電極１０上の、レジスト
下の絶縁が不要な領域からレジストが除去される。その
後フォトレジスト２０が現像され、図４の構造が得られ
る。ゲート電極１０のエッジからのフォトレジストの距
離は、ＵＶ光に対するレジストのバック露光時間により
制御することができる。残りのフォトレジストは、都合
よくゲート電極１０上の中央に位置する。
光されなかった部分は残るポジティブ・レジスト等）は
バック露光（矢印"Ａ"の方向）により、ゲート電極１０
をマスクとして紫外光で露光される。２回目のレジスト
２０の露光も上側（矢印"Ａ"の反対方向）からマスク
（図示せず）で行われ、ゲート電極１０上の、レジスト
下の絶縁が不要な領域からレジストが除去される。その
後フォトレジスト２０が現像され、図４の構造が得られ
る。ゲート電極１０のエッジからのフォトレジストの距
離は、ＵＶ光に対するレジストのバック露光時間により
制御することができる。残りのフォトレジストは、都合
よくゲート電極１０上の中央に位置する。
【００１６】図５及び図６を参照する。誘電層１８のエ
ッチングが行われ、誘電層１８の部分１９がゲート電極
１０中央に残る。部分１９はチャネル絶縁体、Istop、
または上絶縁体と呼ぶことができる。部分１９は、好適
にはテーパ・エッジを含む。図６は、部分１９がエッチ
ングされた後のピクセル・セル８の上面図である。ゲー
ト・ライン２２が示してあるが、半導体層１６と誘電層
１４は簡略化のため示していない。バック露光のため、
チャネル絶縁体１９はゲート電極１０に自己整合する。
ッチングが行われ、誘電層１８の部分１９がゲート電極
１０中央に残る。部分１９はチャネル絶縁体、Istop、
または上絶縁体と呼ぶことができる。部分１９は、好適
にはテーパ・エッジを含む。図６は、部分１９がエッチ
ングされた後のピクセル・セル８の上面図である。ゲー
ト・ライン２２が示してあるが、半導体層１６と誘電層
１４は簡略化のため示していない。バック露光のため、
チャネル絶縁体１９はゲート電極１０に自己整合する。
【００１７】図７を参照する。ドープした半導体層２４
が付着される。半導体層２４は重ドープしたアモルファ
ス・シリコン、微結晶シリコン、多結晶シリコンを含
む。層２４は、好適にはＮ＋ドープであるが、Ｐドーピ
ングも行える。層２４は、プラズマ拡張化学蒸着（ＰＥ
ＣＶＤ）プロセスによりプラズマ付着が可能である。層
２４は部分１９のエッジを超えて層１６に接触する。導
電層２８はドープした半導体層２４上に付着される。導
電層２８には酸化インジウム・スズ（ＩＴＯ）または酸
化インジウム亜鉛（ＩＺＯ）、アルミニウム、アルミニ
ウム合金、クラッド・アルミニウム、モリブデン、クロ
ム、モリ・タングステン、あるいは銅を含めることがで
きる。導体２８はドープした層２４上にスパッタ形成す
ることができる。導体２８は、例えばＭｏ／Ａｌ／Ｍｏ
のサンドイッチ構造（ＭｏクラッドＡｌ等）や同等の導
電物質等、複数の導電層でもよい。
が付着される。半導体層２４は重ドープしたアモルファ
ス・シリコン、微結晶シリコン、多結晶シリコンを含
む。層２４は、好適にはＮ＋ドープであるが、Ｐドーピ
ングも行える。層２４は、プラズマ拡張化学蒸着（ＰＥ
ＣＶＤ）プロセスによりプラズマ付着が可能である。層
２４は部分１９のエッジを超えて層１６に接触する。導
電層２８はドープした半導体層２４上に付着される。導
電層２８には酸化インジウム・スズ（ＩＴＯ）または酸
化インジウム亜鉛（ＩＺＯ）、アルミニウム、アルミニ
ウム合金、クラッド・アルミニウム、モリブデン、クロ
ム、モリ・タングステン、あるいは銅を含めることがで
きる。導体２８はドープした層２４上にスパッタ形成す
ることができる。導体２８は、例えばＭｏ／Ａｌ／Ｍｏ
のサンドイッチ構造（ＭｏクラッドＡｌ等）や同等の導
電物質等、複数の導電層でもよい。
【００１８】図８を参照する。パターンを光学的に形成
可能なポリイミド、自己組織化単分子膜等を含めること
のできるフォトレジスト層３０が付着される。フォトレ
ジスト層３０は導電層の表面に塗布することができる。
レジスト３０はIstop層１９上で薄くなるが、これはこ
の構造が周囲領域より高くなっているためである。
可能なポリイミド、自己組織化単分子膜等を含めること
のできるフォトレジスト層３０が付着される。フォトレ
ジスト層３０は導電層の表面に塗布することができる。
レジスト３０はIstop層１９上で薄くなるが、これはこ
の構造が周囲領域より高くなっているためである。
【００１９】図１０を参照する。フォトレジスト３０
は、上マスク３１を通したＵＶ露光によりパターン形成
され、現像後、ソース／ドレイン３２（間にギャップな
し）、信号ライン３４（またはデータ・ライン）、コン
デンサ電極パターン３６、及びアクティブ・マトリック
ス・ディスプレイの部分になり得る他の全てのデバイス
のレジスト像またはパターンが残る（図９参照）。本発
明に従い、マスク３１はグレースケールまたはグレーレ
ベルのマスク部分３３を含む。これはIstop層または上
絶縁体１９に重なる。ここで、Istop層１９上のフォト
レジストが薄くなるため、マスク部分３３とIstop層１
９間に細かい整合は必要ない。例えばグレーレベル・マ
スク部分３３はIstop層１９を超えて両側約２ミクロン
延びる。
は、上マスク３１を通したＵＶ露光によりパターン形成
され、現像後、ソース／ドレイン３２（間にギャップな
し）、信号ライン３４（またはデータ・ライン）、コン
デンサ電極パターン３６、及びアクティブ・マトリック
ス・ディスプレイの部分になり得る他の全てのデバイス
のレジスト像またはパターンが残る（図９参照）。本発
明に従い、マスク３１はグレースケールまたはグレーレ
ベルのマスク部分３３を含む。これはIstop層または上
絶縁体１９に重なる。ここで、Istop層１９上のフォト
レジストが薄くなるため、マスク部分３３とIstop層１
９間に細かい整合は必要ない。例えばグレーレベル・マ
スク部分３３はIstop層１９を超えて両側約２ミクロン
延びる。
【００２０】グレースケール部分３３は、レジスト３０
の露光量をゲート電極１０等、特定の場所で少なくする
ために用いられる。このようにすることで、レジスト３
０は、現像後ゲート電極１０上の厚みの一部を除去する
には十分に、しかしレジスト３０をゲート電極１０上の
層２８から完全に除去するには不十分に露光される（図
１１参照）。
の露光量をゲート電極１０等、特定の場所で少なくする
ために用いられる。このようにすることで、レジスト３
０は、現像後ゲート電極１０上の厚みの一部を除去する
には十分に、しかしレジスト３０をゲート電極１０上の
層２８から完全に除去するには不十分に露光される（図
１１参照）。
【００２１】図１２を参照する。パターンが形成された
レジスト像は、他のレジストの除去前に層２８上の、部
分１９に重なるレジストが完全に除去されるようエッチ
ングされる。この均一エッチングまたはプラズマ・アッ
シングにより、ソース／ドレイン・パターン３２、デー
タ・ライン・パターン３４、コンデンサ電極パターン３
６等のパターン形成された全ての部分が薄くなる（図９
参照）。部分１９（Istop）上の層２８上のフォトレジ
スト３０は、部分的にはグレースケール露光により薄く
なるので、この領域では短時間で開口が可能で、よって
フォトレジスト３０にギャップ４０が形成される。開口
は、都合よく目的の場所（Istop層１９上の導電層２８
上）に得られる。
レジスト像は、他のレジストの除去前に層２８上の、部
分１９に重なるレジストが完全に除去されるようエッチ
ングされる。この均一エッチングまたはプラズマ・アッ
シングにより、ソース／ドレイン・パターン３２、デー
タ・ライン・パターン３４、コンデンサ電極パターン３
６等のパターン形成された全ての部分が薄くなる（図９
参照）。部分１９（Istop）上の層２８上のフォトレジ
スト３０は、部分的にはグレースケール露光により薄く
なるので、この領域では短時間で開口が可能で、よって
フォトレジスト３０にギャップ４０が形成される。開口
は、都合よく目的の場所（Istop層１９上の導電層２８
上）に得られる。
【００２２】チャネル絶縁体１９のテーパ側導電層２８
からレジストをいくらか除去することさえ許容できる。
導電層２８と半導体層２４は、チャネル絶縁体１９上に
電気接続を形成せず、半導体層２４はチャネル絶縁体１
９のテーパ・エッジまで少しの距離延びる（図１３参
照）。
からレジストをいくらか除去することさえ許容できる。
導電層２８と半導体層２４は、チャネル絶縁体１９上に
電気接続を形成せず、半導体層２４はチャネル絶縁体１
９のテーパ・エッジまで少しの距離延びる（図１３参
照）。
【００２３】好適実施例では、他の金属、半導体物質、
及び絶縁物質への影響が最小なため、純粋酸素が非選択
エッチングに用いられる。他の実施例では、Ａｒ、Ｈｅ
等の不活性ガスとの比例混合に酸素を加えるか、一酸化
二窒素（Ｎ２Ｏ）等の酸素を含む他のガスを加えてもよ
い。グレースケール・マスクを使用することで、層２８
上のレジスト３０は、自己整合ソース／ドレイン・コン
タクトを形成するプロセス・ウィンドウがかなり大きく
なるようにゲート導体１０上で薄くなるので都合がよ
い。
及び絶縁物質への影響が最小なため、純粋酸素が非選択
エッチングに用いられる。他の実施例では、Ａｒ、Ｈｅ
等の不活性ガスとの比例混合に酸素を加えるか、一酸化
二窒素（Ｎ２Ｏ）等の酸素を含む他のガスを加えてもよ
い。グレースケール・マスクを使用することで、層２８
上のレジスト３０は、自己整合ソース／ドレイン・コン
タクトを形成するプロセス・ウィンドウがかなり大きく
なるようにゲート導体１０上で薄くなるので都合がよ
い。
【００２４】図１３及び図１４を参照する。導電層２８
とドープした半導体層２４は、ドレイン電極４２とソー
ス電極４４が形成されてゲート電極１０に整合し（部分
１９も電極１０に自己整合するため）、よって完全自己
整合ＴＦＴが形成されるよう、レジスト・パターンに従
ってエッチングされる。信号ライン（データ・ライン）
５０、コンデンサ電極５２、及び他の全てのデバイスも
同時に形成することができる。好適実施例では、層２８
のエッチングは湿式エッチング・プロセスにより行われ
る。実施例によっては、エッチングにリン酸、酢酸、硝
酸の混合物が用いられる。これはアルミニウム、Ａｌ合
金、モリブデンの各金属のＰＡＮエッチングとして知ら
れる。層２４、１６のエッチングは、好適にはドライ・
エッチングにより行われる。次にレジスト３０が除去さ
れる。後の処理は従来と同様である。
とドープした半導体層２４は、ドレイン電極４２とソー
ス電極４４が形成されてゲート電極１０に整合し（部分
１９も電極１０に自己整合するため）、よって完全自己
整合ＴＦＴが形成されるよう、レジスト・パターンに従
ってエッチングされる。信号ライン（データ・ライン）
５０、コンデンサ電極５２、及び他の全てのデバイスも
同時に形成することができる。好適実施例では、層２８
のエッチングは湿式エッチング・プロセスにより行われ
る。実施例によっては、エッチングにリン酸、酢酸、硝
酸の混合物が用いられる。これはアルミニウム、Ａｌ合
金、モリブデンの各金属のＰＡＮエッチングとして知ら
れる。層２４、１６のエッチングは、好適にはドライ・
エッチングにより行われる。次にレジスト３０が除去さ
れる。後の処理は従来と同様である。
【００２５】チャネル絶縁体（Istop）に対する自己整
合Ｓ／Ｄコンタクトのもう１つの方法をここで説明す
る。この実施例では、グレーレベル・マスクを使用して
Istop層上の導体からレジストを除去する。この方法
は、図１乃至図８に関して述べたステップを含む。
合Ｓ／Ｄコンタクトのもう１つの方法をここで説明す
る。この実施例では、グレーレベル・マスクを使用して
Istop層上の導体からレジストを除去する。この方法
は、図１乃至図８に関して述べたステップを含む。
【００２６】図１５を参照する。上マスク１３１を通し
たＵＶ露光によりフォトレジスト１３０にパターンが形
成され、現像後、図９に示すように、ソース／ドレイン
３２（間にギャップなし）、信号ライン３４（またはデ
ータ・ライン）、コンデンサ電極パターン３６、及びア
クティブ・マトリックス・ディスプレイの一部になり得
る他の全てのデバイスのレジスト像またはパターンが残
る。本発明に従って、マスク１３１はIstop層１９に重
なるグレースケールまたはグレーレベルのマスク部分１
３３を含む。
たＵＶ露光によりフォトレジスト１３０にパターンが形
成され、現像後、図９に示すように、ソース／ドレイン
３２（間にギャップなし）、信号ライン３４（またはデ
ータ・ライン）、コンデンサ電極パターン３６、及びア
クティブ・マトリックス・ディスプレイの一部になり得
る他の全てのデバイスのレジスト像またはパターンが残
る。本発明に従って、マスク１３１はIstop層１９に重
なるグレースケールまたはグレーレベルのマスク部分１
３３を含む。
【００２７】ここで、Istop層１９上のフォトレジスト
が薄くなるため、マスク部分１３３とIstop層１９間に
細かい整合は必要ない。例えばグレーレベル・マスク部
分１３３はIstop層１９を超えて両側約２ミクロンは延
びる。
が薄くなるため、マスク部分１３３とIstop層１９間に
細かい整合は必要ない。例えばグレーレベル・マスク部
分１３３はIstop層１９を超えて両側約２ミクロンは延
びる。
【００２８】グレースケール部分１３３は、レジスト１
３０の露光量をIstop層１９上等、特定の場所で少なく
するために用いられる。このようにすることで、レジス
ト１３０は、レジスト１３０の現像時、その全厚みをIs
top層１９上の導電層２８から除去するには十分に露光
される（図１６参照）。これにより、パターンが形成さ
れたレジスト像は、他の部分のレジストが現像後に除去
される前に部分１９に重なる層２８上のレジストが完全
に除去されるよう露光される。
３０の露光量をIstop層１９上等、特定の場所で少なく
するために用いられる。このようにすることで、レジス
ト１３０は、レジスト１３０の現像時、その全厚みをIs
top層１９上の導電層２８から除去するには十分に露光
される（図１６参照）。これにより、パターンが形成さ
れたレジスト像は、他の部分のレジストが現像後に除去
される前に部分１９に重なる層２８上のレジストが完全
に除去されるよう露光される。
【００２９】図１７を参照する。導電層２８とドープし
た半導体層２４は、ドレイン電極４２とソース電極４４
が形成されゲート電極１０と整合するよう（部分１９も
電極１０に自己整合するため）、よって完全自己整合Ｔ
ＦＴが形成されるよう、レジスト・パターンに従ってエ
ッチングされる。信号ライン（データ・ライン）５０、
コンデンサ電極５２、及び他の全てのデバイスも同時に
形成することができる（図１４参照）。好適実施例で
は、層２８のエッチングは湿式エッチング・プロセスに
より行われる。実施例によっては、エッチングにリン
酸、酢酸、硝酸の混合物が用いられる。これはアルミニ
ウム、Ａｌ合金、モリブデンの各金属のＰＡＮエッチン
グとして知られる。層２４、１６のエッチングは、好適
にはドライ・エッチングにより行われる。次にレジスト
３０が除去される。チャネル絶縁体１９のテーパ側導電
層２８からレジストをいくらか除去することさえ許容で
きる。導電層２８と半導体層２４は、チャネル絶縁体１
９上に電気接続を形成せず、半導体層２４はチャネル絶
縁体１９のテーパ・エッジまで少しの距離延びる（図１
７参照）。後の処理は従来と同様である。
た半導体層２４は、ドレイン電極４２とソース電極４４
が形成されゲート電極１０と整合するよう（部分１９も
電極１０に自己整合するため）、よって完全自己整合Ｔ
ＦＴが形成されるよう、レジスト・パターンに従ってエ
ッチングされる。信号ライン（データ・ライン）５０、
コンデンサ電極５２、及び他の全てのデバイスも同時に
形成することができる（図１４参照）。好適実施例で
は、層２８のエッチングは湿式エッチング・プロセスに
より行われる。実施例によっては、エッチングにリン
酸、酢酸、硝酸の混合物が用いられる。これはアルミニ
ウム、Ａｌ合金、モリブデンの各金属のＰＡＮエッチン
グとして知られる。層２４、１６のエッチングは、好適
にはドライ・エッチングにより行われる。次にレジスト
３０が除去される。チャネル絶縁体１９のテーパ側導電
層２８からレジストをいくらか除去することさえ許容で
きる。導電層２８と半導体層２４は、チャネル絶縁体１
９上に電気接続を形成せず、半導体層２４はチャネル絶
縁体１９のテーパ・エッジまで少しの距離延びる（図１
７参照）。後の処理は従来と同様である。
【００３０】本発明に従い、密度の異なるグレーレベル
・マスク領域でのグレーレベル露光は、プラズマ・エッ
チングやアッシングの有無にかかわらず、ディスプレイ
の異なる領域で、また異なるデバイスに対して行え、チ
ャネル絶縁体上の導体上に残るレジストの厚みの違いが
補償される。グレーレベル・マスク領域の密度は、リソ
グラフィ処理の後、厚みがほぼ一定の薄いフォトレジス
トがチャネル絶縁体（Istop）上に残り、その後プラズ
マ・エッチングにより除去されるよう調整することがで
きる。リソグラフィ処理の後に薄いレジスト層をチャネ
ル絶縁体上に残すことで、リソグラフィ処理のバリエー
ションにより変化するのは、この層の厚みだけになり、
デバイスが期待通りに機能しなくなることはない。
・マスク領域でのグレーレベル露光は、プラズマ・エッ
チングやアッシングの有無にかかわらず、ディスプレイ
の異なる領域で、また異なるデバイスに対して行え、チ
ャネル絶縁体上の導体上に残るレジストの厚みの違いが
補償される。グレーレベル・マスク領域の密度は、リソ
グラフィ処理の後、厚みがほぼ一定の薄いフォトレジス
トがチャネル絶縁体（Istop）上に残り、その後プラズ
マ・エッチングにより除去されるよう調整することがで
きる。リソグラフィ処理の後に薄いレジスト層をチャネ
ル絶縁体上に残すことで、リソグラフィ処理のバリエー
ションにより変化するのは、この層の厚みだけになり、
デバイスが期待通りに機能しなくなることはない。
【００３１】リソグラフィ処理は複雑であり、相互に関
連した多くのプロセス・ステップに依存し、一般にはス
ループット及び線幅を考慮して最適化されている。一
方、プラズマ・エッチングはかなり繰り返しの可能な１
回のステップであり、必要なプロセス制御性を達成する
上で採用しやすい場合がある。この方法では、必要に応
じて、チャネル絶縁体上に残ったフォトレジストの厚み
を測定し、適正量のレジストのみ除去するようエッチン
グ・プロセスを調整することもできる。
連した多くのプロセス・ステップに依存し、一般にはス
ループット及び線幅を考慮して最適化されている。一
方、プラズマ・エッチングはかなり繰り返しの可能な１
回のステップであり、必要なプロセス制御性を達成する
上で採用しやすい場合がある。この方法では、必要に応
じて、チャネル絶縁体上に残ったフォトレジストの厚み
を測定し、適正量のレジストのみ除去するようエッチン
グ・プロセスを調整することもできる。
【００３２】図１８を参照する。グレースケール・パタ
ーン１０２乃至１１０の例が示してある。グレーレベル
・マスクのフィーチャ・サイズは、使用される露光ツー
ルにより個別に解像されないサイズである。この例で
は、グレースケール部分３３（または１３３）を通る光
を制限するボックス・パターンを示している。パーセン
ト値は各パターン１０２乃至１１０を通る光の量を示
す。ここには正方形またはボックスを示しているが、他
の形状も採用できる。例えば点、スリット、四角形等を
各パターンに採用することができる。パターン１０２乃
至１１０は、通過する光の量を制限し、現像後に指定領
域に残るレジストの量を増やす。グレースケール密度を
変えることで、現像後に残るレジスト厚みが変化する。
ーン１０２乃至１１０の例が示してある。グレーレベル
・マスクのフィーチャ・サイズは、使用される露光ツー
ルにより個別に解像されないサイズである。この例で
は、グレースケール部分３３（または１３３）を通る光
を制限するボックス・パターンを示している。パーセン
ト値は各パターン１０２乃至１１０を通る光の量を示
す。ここには正方形またはボックスを示しているが、他
の形状も採用できる。例えば点、スリット、四角形等を
各パターンに採用することができる。パターン１０２乃
至１１０は、通過する光の量を制限し、現像後に指定領
域に残るレジストの量を増やす。グレースケール密度を
変えることで、現像後に残るレジスト厚みが変化する。
【００３３】また、除去するレジストの厚みに応じてグ
レースケール密度を変えることができる。例えば、チャ
ネルを長くする必要のある領域あるいはパターン密度が
大きい（コンポーネントやトランジスタの密度が高い
等）領域ではレジストを厚くすることができる。
レースケール密度を変えることができる。例えば、チャ
ネルを長くする必要のある領域あるいはパターン密度が
大きい（コンポーネントやトランジスタの密度が高い
等）領域ではレジストを厚くすることができる。
【００３４】本発明に従い、ピクセルＴＦＴのゲート電
極１０（図１）を形成するゲート導体（ゲート・ライ
ン）の領域は、ＴＦＴの最終設計長に従って選択され
る。従来の完全ではない自己整合プロセスでは、最小幅
は約１１μｍ付近であり、Istopフィーチャ上にＤ／Ｓ
電極の十分なオーバラップが可能になる。Istopフィー
チャの最小幅は、バック露光プロセスの現像とエッチン
グ・バイアスに依存する。従来の自己整合ではないプロ
セスでは、露光プロセスで許容できる最小のギャップ・
サイズにも依存する。これは約２μｍ乃至約３μｍ付近
である。
極１０（図１）を形成するゲート導体（ゲート・ライ
ン）の領域は、ＴＦＴの最終設計長に従って選択され
る。従来の完全ではない自己整合プロセスでは、最小幅
は約１１μｍ付近であり、Istopフィーチャ上にＤ／Ｓ
電極の十分なオーバラップが可能になる。Istopフィー
チャの最小幅は、バック露光プロセスの現像とエッチン
グ・バイアスに依存する。従来の自己整合ではないプロ
セスでは、露光プロセスで許容できる最小のギャップ・
サイズにも依存する。これは約２μｍ乃至約３μｍ付近
である。
【００３５】オーバレイ精度を考慮すると、従来の非自
己整合ＴＦＴの典型的な設計は、ゲート幅１１μｍ、Is
top幅８μｍ、Istop上のＳ／Ｄ間ギャップ４μｍにな
る。つまりＳ／Ｄコンタクト領域（下のゲートのエッジ
とIstopのベース・エッジの間の領域）は両側で約１．
５μｍである。
己整合ＴＦＴの典型的な設計は、ゲート幅１１μｍ、Is
top幅８μｍ、Istop上のＳ／Ｄ間ギャップ４μｍにな
る。つまりＳ／Ｄコンタクト領域（下のゲートのエッジ
とIstopのベース・エッジの間の領域）は両側で約１．
５μｍである。
【００３６】コンタクト領域を同じにし、本発明につい
て述べたような自己整合プロセスを用いる場合、Ｓ／Ｄ
コンタクト間の最小ギャップ・サイズは問題にならなく
なる。この制約だけをなくせば、ゲート幅約７μｍ、Is
top幅約４μｍが得られる。Istop上のギャップのオーバ
レイは問題ないので、ＴＦＴのサイズを縮小することが
できる。例えばＴＦＴは約２μｍにまで縮小することが
できる。本発明に従い、この薄膜トランジスタを約２ミ
クロン乃至約１０ミクロンの長さにすることも可能であ
る。グレースケール・マスクだけを使用すると（プラズ
マ・エッチング・ステップなし等）、チャネル長約５．
５ミクロンのデバイスが作製されている。従来のチャネ
ル長は８ミクロンである。
て述べたような自己整合プロセスを用いる場合、Ｓ／Ｄ
コンタクト間の最小ギャップ・サイズは問題にならなく
なる。この制約だけをなくせば、ゲート幅約７μｍ、Is
top幅約４μｍが得られる。Istop上のギャップのオーバ
レイは問題ないので、ＴＦＴのサイズを縮小することが
できる。例えばＴＦＴは約２μｍにまで縮小することが
できる。本発明に従い、この薄膜トランジスタを約２ミ
クロン乃至約１０ミクロンの長さにすることも可能であ
る。グレースケール・マスクだけを使用すると（プラズ
マ・エッチング・ステップなし等）、チャネル長約５．
５ミクロンのデバイスが作製されている。従来のチャネ
ル長は８ミクロンである。
【００３７】プロセス・ウィンドウが改良された完全自
己整合ＴＦＴを形成する方法の好適実施例（説明のため
の例であり限定的ではない）について述べたが、当業者
には、前記の内容から変形、変更が可能である。従っ
て、ここに開示した本発明の実施例には、特許請求の範
囲に示す本発明の範囲と主旨から逸脱せず変更を加える
ことができる。
己整合ＴＦＴを形成する方法の好適実施例（説明のため
の例であり限定的ではない）について述べたが、当業者
には、前記の内容から変形、変更が可能である。従っ
て、ここに開示した本発明の実施例には、特許請求の範
囲に示す本発明の範囲と主旨から逸脱せず変更を加える
ことができる。
【００３８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３９】（１）３層薄膜トランジスタ・デバイスの
高くなった領域のレジストを開口する方法であって、ゲ
ート電極に整合したチャネル絶縁層上に導電層を形成し
て、事実上平坦な周囲領域よりも高くなった部分を形成
するステップと、前記高くなった部分と前記周囲領域上
の前記導電層上にフォトレジスト層を形成するステップ
と、前記フォトレジストの現像後、前記高くなった部分
の上面と側面上では前記フォトレジストが除去され、前
記周囲領域には残るよう、グレースケールの光マスクを
使用して前記高くなった部分の上の前記フォトレジスト
に対する露光量を少なくすることにより、前記フォトレ
ジストにパターンを形成するステップと、前記フォトレ
ジストに従って前記導電層をエッチングし、前記チャネ
ル絶縁層と自己整合するソース／ドレインの電極を形成
するステップと、を含む、方法。 （２）前記フォトレジストに従った前記導電層のエッチ
ング・ステップは、前記導電層の湿式エッチングにより
前記ソース／ドレインの電極を形成するステップを含
む、前記（１）記載の方法。 （３）前記導電層は酸化インジウム・スズ、酸化インジ
ウム亜鉛、アルミニウム、モリブデン、クロム、タング
ステン、銅のうち少なくとも１つを含む、前記（１）記
載の方法。 （４）前記フォトレジスト層にパターンを形成するステ
ップは、前記フォトレジスト層にパターンを形成してデ
ータ・ラインとコンデンサ電極のうち少なくとも１つの
パターンを形成するステップを含む、前記（１）記載の
方法。 （５）グレースケールの光マスクを使用して前記フォト
レジストにパターンを形成するステップは、前記高くな
った部分より幅広い、前記フォトレジストを露光するグ
レースケール・ウィンドウを含むグレースケールの光マ
スクを使用して前記フォトレジストにパターンを形成す
るステップを含む、前記（１）記載の方法。 （６）前記薄膜トランジスタは、前記チャネル絶縁層下
に半導体層を含み、前記導電層を形成するステップは、
前記ソース／ドレインの電極及び前記半導体層間にオー
ミック・コンタクトを形成するステップを含む、前記
（１）記載の方法。 （７）前記チャネル絶縁層は前記ゲート電極に自己整合
する、前記（１）記載の方法。 （８）ソース／ドレインの電極が上絶縁体に自己整合す
る薄膜トランジスタを形成する方法であって、基板上に
半透明ゲート電極、該ゲート電極上に形成された第１誘
電層、該第１誘電層上に形成された半導体層、及び該半
導体層上に形成された第２誘電層を含む薄膜トランジス
タ構造を形成するステップと、前記第２誘電層から前記
ゲート電極と整合した上絶縁体を形成するステップと、
ドープした半導体層を付着し、該ドープした半導体層上
に導電層を付着するステップと、前記フォトレジストの
現像後、前記上絶縁体の上面には前記フォトレジストが
残らず、前記高くなった部分の側面の一部を含む隣接領
域には一定の厚みのレジストが残るよう、グレースケー
ルの光マスクを使用して前記上絶縁体上の前記フォトレ
ジストに対する露光量を少なくすることによって、前記
フォトレジストにパターンを形成してコンポーネントの
パターンを形成し、前記上絶縁体の上面を覆う全てのフ
ォトレジストを除去するステップと、前記上絶縁体に対
して自己整合するソース電極とドレイン電極が形成され
るよう、前記導電層と前記ドープした半導体層を前記フ
ォトレジストに対して選択的にエッチングするステップ
と、を含む、方法。 （９）前記導電層は酸化インジウム・スズ、酸化インジ
ウム亜鉛、アルミニウム、モリブデン、クロム、タング
ステン、銅のうち少なくとも１つを含む、前記（８）記
載の方法。 （１０）前記導電層のエッチング・ステップは、前記導
電層と前記ドープした半導体層に対してリン酸、酢酸、
硝酸の混合物で湿式エッチングを行うステップを含む、
前記（８）記載の方法。 （１１）前記フォトレジスト層にパターンを形成するス
テップは、前記フォトレジスト層にパターンを形成して
データ・ラインとコンデンサ電極のうち少なくとも１つ
のパターンを形成するステップを含む、前記（８）記載
の方法。 （１２）テーパ・エッジを持つ前記上絶縁体を形成する
ステップを含む、前記（８）記載の方法。 （１３）テーパ・エッジを持つ前記ゲート電極を形成す
るステップを含む、前記（８）記載の方法。 （１４）チャネル長約２ミクロン乃至１０ミクロンの前
記薄膜トランジスタを形成するステップを含む、前記
（８）記載の方法。 （１５）前記上絶縁体は前記ゲート電極に自己整合す
る、前記（８）記載の方法。 （１６）ソース／ドレインの電極が上絶縁体に自己整合
する薄膜トランジスタを形成する方法であって、半透明
ゲート電極を基板上に形成するステップと、第１誘電層
を前記ゲート電極と前記基板上に付着するステップと、
半導体層を前記第１誘電層上に付着するステップと、第
２誘電層を前記半導体層上に付着するステップと、第１
フォトレジストを前記第２誘電層上に付着し、該第１フ
ォトレジストを露光する光を遮るマスクとして前記ゲー
ト電極を用い、該第１フォトレジストにパターンを形成
するステップと、前記第２誘電層をエッチングして前記
ゲート電極と自己整合する前記第２誘電層の上絶縁体を
形成するステップと、前記第１フォトレジストを除去す
るステップと、ドープした半導体層を付着するステップ
と、前記ドープした半導体層上に導電層を付着するステ
ップと、前記導電層上に第２フォトレジストを形成する
ステップと、前記第２フォトレジストの現像後に、前記
上絶縁体の上面にはフォトレジストが残らず、前記高く
なった部分の両側の一部を含む隣接領域には一定の厚み
のレジストが残るよう、グレースケールの光マスクによ
り前記上絶縁体上の前記第２フォトレジストに対する露
光量を少なくすることによって、前記第２フォトレジス
トにパターンを形成してコンポーネントのパターンを形
成し、前記上絶縁体を覆うトランジスタ電極にパターン
を形成するステップと、前記上絶縁体に対して自己整合
するソース電極とドレイン電極が形成されるよう、前導
電層と前記ドープした半導体層を前記第２フォトレジス
トに対して選択的にエッチングするステップと、を含
む、方法。 （１７）前記導電層は酸化インジウム・スズ、酸化イン
ジウム亜鉛、アルミニウム、モリブデン、クロム、タン
グステン、銅のうち少なくとも１つを含む、前記（１
６）記載の方法。 （１８）前記導電層をエッチングするステップは、リン
酸、酢酸、硝酸の混合物で前記導電層の湿式エッチング
を行うステップを含む、前記（１６）記載の方法。 （１９）前記第２フォトレジスト層にパターンを形成す
るステップは、前記第２フォトレジスト層にパターンを
形成してデータ・ラインとコンデンサ電極のうち少なく
とも１つのパターンを形成するステップを含む、前記
（１６）記載の方法。 （２０）テーパ・エッジを持つ前記上絶縁体を形成する
ステップを含む、前記（１６）記載の方法。 （２１）テーパ・エッジを持つ前記ゲート電極を形成す
るステップを含む、前記（１６）記載の方法。 （２２）チャネル長約２ミクロン乃至１０ミクロンの前
記薄膜トランジスタを形成するステップを含む、前記
（１６）記載の方法。
高くなった領域のレジストを開口する方法であって、ゲ
ート電極に整合したチャネル絶縁層上に導電層を形成し
て、事実上平坦な周囲領域よりも高くなった部分を形成
するステップと、前記高くなった部分と前記周囲領域上
の前記導電層上にフォトレジスト層を形成するステップ
と、前記フォトレジストの現像後、前記高くなった部分
の上面と側面上では前記フォトレジストが除去され、前
記周囲領域には残るよう、グレースケールの光マスクを
使用して前記高くなった部分の上の前記フォトレジスト
に対する露光量を少なくすることにより、前記フォトレ
ジストにパターンを形成するステップと、前記フォトレ
ジストに従って前記導電層をエッチングし、前記チャネ
ル絶縁層と自己整合するソース／ドレインの電極を形成
するステップと、を含む、方法。 （２）前記フォトレジストに従った前記導電層のエッチ
ング・ステップは、前記導電層の湿式エッチングにより
前記ソース／ドレインの電極を形成するステップを含
む、前記（１）記載の方法。 （３）前記導電層は酸化インジウム・スズ、酸化インジ
ウム亜鉛、アルミニウム、モリブデン、クロム、タング
ステン、銅のうち少なくとも１つを含む、前記（１）記
載の方法。 （４）前記フォトレジスト層にパターンを形成するステ
ップは、前記フォトレジスト層にパターンを形成してデ
ータ・ラインとコンデンサ電極のうち少なくとも１つの
パターンを形成するステップを含む、前記（１）記載の
方法。 （５）グレースケールの光マスクを使用して前記フォト
レジストにパターンを形成するステップは、前記高くな
った部分より幅広い、前記フォトレジストを露光するグ
レースケール・ウィンドウを含むグレースケールの光マ
スクを使用して前記フォトレジストにパターンを形成す
るステップを含む、前記（１）記載の方法。 （６）前記薄膜トランジスタは、前記チャネル絶縁層下
に半導体層を含み、前記導電層を形成するステップは、
前記ソース／ドレインの電極及び前記半導体層間にオー
ミック・コンタクトを形成するステップを含む、前記
（１）記載の方法。 （７）前記チャネル絶縁層は前記ゲート電極に自己整合
する、前記（１）記載の方法。 （８）ソース／ドレインの電極が上絶縁体に自己整合す
る薄膜トランジスタを形成する方法であって、基板上に
半透明ゲート電極、該ゲート電極上に形成された第１誘
電層、該第１誘電層上に形成された半導体層、及び該半
導体層上に形成された第２誘電層を含む薄膜トランジス
タ構造を形成するステップと、前記第２誘電層から前記
ゲート電極と整合した上絶縁体を形成するステップと、
ドープした半導体層を付着し、該ドープした半導体層上
に導電層を付着するステップと、前記フォトレジストの
現像後、前記上絶縁体の上面には前記フォトレジストが
残らず、前記高くなった部分の側面の一部を含む隣接領
域には一定の厚みのレジストが残るよう、グレースケー
ルの光マスクを使用して前記上絶縁体上の前記フォトレ
ジストに対する露光量を少なくすることによって、前記
フォトレジストにパターンを形成してコンポーネントの
パターンを形成し、前記上絶縁体の上面を覆う全てのフ
ォトレジストを除去するステップと、前記上絶縁体に対
して自己整合するソース電極とドレイン電極が形成され
るよう、前記導電層と前記ドープした半導体層を前記フ
ォトレジストに対して選択的にエッチングするステップ
と、を含む、方法。 （９）前記導電層は酸化インジウム・スズ、酸化インジ
ウム亜鉛、アルミニウム、モリブデン、クロム、タング
ステン、銅のうち少なくとも１つを含む、前記（８）記
載の方法。 （１０）前記導電層のエッチング・ステップは、前記導
電層と前記ドープした半導体層に対してリン酸、酢酸、
硝酸の混合物で湿式エッチングを行うステップを含む、
前記（８）記載の方法。 （１１）前記フォトレジスト層にパターンを形成するス
テップは、前記フォトレジスト層にパターンを形成して
データ・ラインとコンデンサ電極のうち少なくとも１つ
のパターンを形成するステップを含む、前記（８）記載
の方法。 （１２）テーパ・エッジを持つ前記上絶縁体を形成する
ステップを含む、前記（８）記載の方法。 （１３）テーパ・エッジを持つ前記ゲート電極を形成す
るステップを含む、前記（８）記載の方法。 （１４）チャネル長約２ミクロン乃至１０ミクロンの前
記薄膜トランジスタを形成するステップを含む、前記
（８）記載の方法。 （１５）前記上絶縁体は前記ゲート電極に自己整合す
る、前記（８）記載の方法。 （１６）ソース／ドレインの電極が上絶縁体に自己整合
する薄膜トランジスタを形成する方法であって、半透明
ゲート電極を基板上に形成するステップと、第１誘電層
を前記ゲート電極と前記基板上に付着するステップと、
半導体層を前記第１誘電層上に付着するステップと、第
２誘電層を前記半導体層上に付着するステップと、第１
フォトレジストを前記第２誘電層上に付着し、該第１フ
ォトレジストを露光する光を遮るマスクとして前記ゲー
ト電極を用い、該第１フォトレジストにパターンを形成
するステップと、前記第２誘電層をエッチングして前記
ゲート電極と自己整合する前記第２誘電層の上絶縁体を
形成するステップと、前記第１フォトレジストを除去す
るステップと、ドープした半導体層を付着するステップ
と、前記ドープした半導体層上に導電層を付着するステ
ップと、前記導電層上に第２フォトレジストを形成する
ステップと、前記第２フォトレジストの現像後に、前記
上絶縁体の上面にはフォトレジストが残らず、前記高く
なった部分の両側の一部を含む隣接領域には一定の厚み
のレジストが残るよう、グレースケールの光マスクによ
り前記上絶縁体上の前記第２フォトレジストに対する露
光量を少なくすることによって、前記第２フォトレジス
トにパターンを形成してコンポーネントのパターンを形
成し、前記上絶縁体を覆うトランジスタ電極にパターン
を形成するステップと、前記上絶縁体に対して自己整合
するソース電極とドレイン電極が形成されるよう、前導
電層と前記ドープした半導体層を前記第２フォトレジス
トに対して選択的にエッチングするステップと、を含
む、方法。 （１７）前記導電層は酸化インジウム・スズ、酸化イン
ジウム亜鉛、アルミニウム、モリブデン、クロム、タン
グステン、銅のうち少なくとも１つを含む、前記（１
６）記載の方法。 （１８）前記導電層をエッチングするステップは、リン
酸、酢酸、硝酸の混合物で前記導電層の湿式エッチング
を行うステップを含む、前記（１６）記載の方法。 （１９）前記第２フォトレジスト層にパターンを形成す
るステップは、前記第２フォトレジスト層にパターンを
形成してデータ・ラインとコンデンサ電極のうち少なく
とも１つのパターンを形成するステップを含む、前記
（１６）記載の方法。 （２０）テーパ・エッジを持つ前記上絶縁体を形成する
ステップを含む、前記（１６）記載の方法。 （２１）テーパ・エッジを持つ前記ゲート電極を形成す
るステップを含む、前記（１６）記載の方法。 （２２）チャネル長約２ミクロン乃至１０ミクロンの前
記薄膜トランジスタを形成するステップを含む、前記
（１６）記載の方法。
【図１】本発明に従って基板にゲート電極が形成され、
一部作製された薄膜トランジスタを示す、図２の１−１
から見た断面図である。
一部作製された薄膜トランジスタを示す、図２の１−１
から見た断面図である。
【図２】本発明に従ってゲート電極が形成された基板を
示す、図１の一部作製された薄膜トランジスタの上面図
である。
示す、図１の一部作製された薄膜トランジスタの上面図
である。
【図３】本発明に従って第１誘電層、半導体層、第２誘
電層、及びフォトレジストが形成された図１の薄膜トラ
ンジスタの断面図である。
電層、及びフォトレジストが形成された図１の薄膜トラ
ンジスタの断面図である。
【図４】本発明に従い、ゲート電極をマスクとして用い
たバック露光とマスクを用いたフロント露光の組み合わ
せによりフォトレジストのパターンが形成された図３の
薄膜トランジスタの断面図である。
たバック露光とマスクを用いたフロント露光の組み合わ
せによりフォトレジストのパターンが形成された図３の
薄膜トランジスタの断面図である。
【図５】本発明に従い、第２誘電層のエッチングで自己
整合上絶縁部（Istop）が形成された、図６の５−５か
ら見た図４の薄膜トランジスタの断面図である。
整合上絶縁部（Istop）が形成された、図６の５−５か
ら見た図４の薄膜トランジスタの断面図である。
【図６】本発明に従い、第２誘電層のエッチングで自己
整合上絶縁部（Istop）が形成されたピクセルの上面図
である（簡略化のためゲート・ラインを示している）。
整合上絶縁部（Istop）が形成されたピクセルの上面図
である（簡略化のためゲート・ラインを示している）。
【図７】本発明に従い、ドープした半導体層と付着した
導電層を示す、図５の薄膜トランジスタの断面図であ
る。
導電層を示す、図５の薄膜トランジスタの断面図であ
る。
【図８】本発明に従い、第２フォトレジストを塗布し
た、図９の８−８から見た図７の薄膜トランジスタの断
面図である。
た、図９の８−８から見た図７の薄膜トランジスタの断
面図である。
【図９】第２フォトレジストを塗布し、自己整合上絶縁
部に重なるグレースケール・マスクでパターンを形成し
た、図８のピクセルの上面図である（簡略化のためゲー
ト・ラインを示している）。グレースケール・マスクの
位置は示しているが、得られたフォトレジスト・パター
ンは示していない。
部に重なるグレースケール・マスクでパターンを形成し
た、図８のピクセルの上面図である（簡略化のためゲー
ト・ラインを示している）。グレースケール・マスクの
位置は示しているが、得られたフォトレジスト・パター
ンは示していない。
【図１０】本発明に従い、グレースケール・マスクを使
用して第２フォトレジストを露光した、図８の薄膜トラ
ンジスタの断面図である。
用して第２フォトレジストを露光した、図８の薄膜トラ
ンジスタの断面図である。
【図１１】本発明に従い、グレースケール・マスクを使
用して露光した第２フォトレジストを現像した後に薄く
した第２フォトレジストを示す、図１０の薄膜トランジ
スタの断面図である。
用して露光した第２フォトレジストを現像した後に薄く
した第２フォトレジストを示す、図１０の薄膜トランジ
スタの断面図である。
【図１２】本発明に従い、均一エッチングにより第２フ
ォトレジストを薄くし、自己整合上絶縁体上の導体が露
出した、図１１の薄膜トランジスタの断面図である。
ォトレジストを薄くし、自己整合上絶縁体上の導体が露
出した、図１１の薄膜トランジスタの断面図である。
【図１３】本発明に従い、導体とドープした半導体層の
エッチングに用いた後に除去した第２フォトレジストを
示す、図１４の１３−１３から見た薄膜トランジスタの
断面図である。
エッチングに用いた後に除去した第２フォトレジストを
示す、図１４の１３−１３から見た薄膜トランジスタの
断面図である。
【図１４】本発明に従い、パターンの導体とドープした
半導体層のエッチングに用いた後に除去した第２フォト
レジストを示す、図１２のピクセルの上面図である（簡
略化のためゲート・ラインを示している）。
半導体層のエッチングに用いた後に除去した第２フォト
レジストを示す、図１２のピクセルの上面図である（簡
略化のためゲート・ラインを示している）。
【図１５】本発明に従い、グレースケール・マスクを使
用して露光した第２フォトレジストを示す、図８の薄膜
トランジスタの断面図である。
用して露光した第２フォトレジストを示す、図８の薄膜
トランジスタの断面図である。
【図１６】本発明に従い、グレースケール・マスクを使
用し、レジストの現像後に自己整合上絶縁体上の導体を
露光するため薄くした第２フォトレジストを示す、図１
５の薄膜トランジスタの断面図である。
用し、レジストの現像後に自己整合上絶縁体上の導体を
露光するため薄くした第２フォトレジストを示す、図１
５の薄膜トランジスタの断面図である。
【図１７】本発明に従い、導体とドープした半導体層を
エッチングするため用いた後に除去した第２フォトレジ
ストを示す、図１６の薄膜トランジスタの断面図であ
る。
エッチングするため用いた後に除去した第２フォトレジ
ストを示す、図１６の薄膜トランジスタの断面図であ
る。
【図１８】グレーレベルのパターンとフィーチャを示す
図である。フィーチャは、本発明に従って用いた露光ツ
ールにより個別に解像することはできない。
図である。フィーチャは、本発明に従って用いた露光ツ
ールにより個別に解像することはできない。
１０ ゲート電極 １２ 基板 １４ 誘電層 １６、２４ 半導体層 １９ 誘電層／チャネル絶縁体／Istop層 ２８ 導電層 ３０ レジスト ３１、１３１ マスク ３３、１３３ マスク部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/30 ５０２Ｐ ５１４Ｃ 29/78 ６１６Ｎ (72)発明者 エバン・ジョージ・コルガン アメリカ合衆国10977、ニューヨーク州チ ェストナット・リッジ、ロモンド・アベニ ュー 26 (72)発明者 木下 寿則 滋賀県草津市西草津２−３−31−34 (72)発明者 北原 洋明 滋賀県大津市青山３−13−10 (72)発明者 カイ・アール・シュルーペン アメリカ合衆国10598、ニューヨーク州ヨ ークタウン・ハイツ、カリフォルニア・ロ ード 177 Ｆターム(参考） 2H095 BB32 BB33 BC09 5F046 AA25 DA02 5F110 AA16 CC07 DD01 DD02 EE02 EE03 EE04 EE14 EE23 FF01 FF02 FF03 FF09 FF10 FF24 FF28 FF30 FF31 GG02 GG13 GG15 HK02 HK03 HK04 HK07 HK09 HK14 HK15 HK16 HK22 HK35 NN12 NN22 NN23 NN24 NN27 QQ02 QQ05 QQ12
Claims (22)
- 【請求項１】３層薄膜トランジスタ・デバイスの高くな
った領域のレジストを開口する方法であって、 ゲート電極に整合したチャネル絶縁層上に導電層を形成
して、事実上平坦な周囲領域よりも高くなった部分を形
成するステップと、 前記高くなった部分と前記周囲領域上の前記導電層上に
フォトレジスト層を形成するステップと、 前記フォトレジストの現像後、前記高くなった部分の上
面と側面上では前記フォトレジストが除去され、前記周
囲領域には残るよう、グレースケールの光マスクを使用
して前記高くなった部分の上の前記フォトレジストに対
する露光量を少なくすることにより、前記フォトレジス
トにパターンを形成するステップと、 前記フォトレジストに従って前記導電層をエッチング
し、前記チャネル絶縁層と自己整合するソース／ドレイ
ンの電極を形成するステップと、 を含む、方法。 - 【請求項２】前記フォトレジストに従った前記導電層の
エッチング・ステップは、前記導電層の湿式エッチング
により前記ソース／ドレインの電極を形成するステップ
を含む、請求項１記載の方法。 - 【請求項３】前記導電層は酸化インジウム・スズ、酸化
インジウム亜鉛、アルミニウム、モリブデン、クロム、
タングステン、銅のうち少なくとも１つを含む、請求項
１記載の方法。 - 【請求項４】前記フォトレジスト層にパターンを形成す
るステップは、前記フォトレジスト層にパターンを形成
してデータ・ラインとコンデンサ電極のうち少なくとも
１つのパターンを形成するステップを含む、請求項１記
載の方法。 - 【請求項５】グレースケールの光マスクを使用して前記
フォトレジストにパターンを形成するステップは、前記
高くなった部分より幅広い、前記フォトレジストを露光
するグレースケール・ウィンドウを含むグレースケール
の光マスクを使用して前記フォトレジストにパターンを
形成するステップを含む、請求項１記載の方法。 - 【請求項６】前記薄膜トランジスタは、前記チャネル絶
縁層下に半導体層を含み、前記導電層を形成するステッ
プは、前記ソース／ドレインの電極及び前記半導体層間
にオーミック・コンタクトを形成するステップを含む、
請求項１記載の方法。 - 【請求項７】前記チャネル絶縁層は前記ゲート電極に自
己整合する、請求項１記載の方法。 - 【請求項８】ソース／ドレインの電極が上絶縁体に自己
整合する薄膜トランジスタを形成する方法であって、 基板上に半透明ゲート電極、該ゲート電極上に形成され
た第１誘電層、該第１誘電層上に形成された半導体層、
及び該半導体層上に形成された第２誘電層を含む薄膜ト
ランジスタ構造を形成するステップと、 前記第２誘電層から前記ゲート電極と整合した上絶縁体
を形成するステップと、 ドープした半導体層を付着し、該ドープした半導体層上
に導電層を付着するステップと、 前記フォトレジストの現像後、前記上絶縁体の上面には
前記フォトレジストが残らず、前記高くなった部分の側
面の一部を含む隣接領域には一定の厚みのレジストが残
るよう、グレースケールの光マスクを使用して前記上絶
縁体上の前記フォトレジストに対する露光量を少なくす
ることによって、前記フォトレジストにパターンを形成
してコンポーネントのパターンを形成し、前記上絶縁体
の上面を覆う全てのフォトレジストを除去するステップ
と、 前記上絶縁体に対して自己整合するソース電極とドレイ
ン電極が形成されるよう、前記導電層と前記ドープした
半導体層を前記フォトレジストに対して選択的にエッチ
ングするステップと、 を含む、方法。 - 【請求項９】前記導電層は酸化インジウム・スズ、酸化
インジウム亜鉛、アルミニウム、モリブデン、クロム、
タングステン、銅のうち少なくとも１つを含む、請求項
８記載の方法。 - 【請求項１０】前記導電層のエッチング・ステップは、
前記導電層と前記ドープした半導体層に対してリン酸、
酢酸、硝酸の混合物で湿式エッチングを行うステップを
含む、請求項８記載の方法。 - 【請求項１１】前記フォトレジスト層にパターンを形成
するステップは、前記フォトレジスト層にパターンを形
成してデータ・ラインとコンデンサ電極のうち少なくと
も１つのパターンを形成するステップを含む、請求項８
記載の方法。 - 【請求項１２】テーパ・エッジを持つ前記上絶縁体を形
成するステップを含む、請求項８記載の方法。 - 【請求項１３】テーパ・エッジを持つ前記ゲート電極を
形成するステップを含む、請求項８記載の方法。 - 【請求項１４】チャネル長約２ミクロン乃至１０ミクロ
ンの前記薄膜トランジスタを形成するステップを含む、
請求項８記載の方法。 - 【請求項１５】前記上絶縁体は前記ゲート電極に自己整
合する、請求項８記載の方法。 - 【請求項１６】ソース／ドレインの電極が上絶縁体に自
己整合する薄膜トランジスタを形成する方法であって、 半透明ゲート電極を基板上に形成するステップと、 第１誘電層を前記ゲート電極と前記基板上に付着するス
テップと、 半導体層を前記第１誘電層上に付着するステップと、 第２誘電層を前記半導体層上に付着するステップと、 第１フォトレジストを前記第２誘電層上に付着し、該第
１フォトレジストを露光する光を遮るマスクとして前記
ゲート電極を用い、該第１フォトレジストにパターンを
形成するステップと、 前記第２誘電層をエッチングして前記ゲート電極と自己
整合する前記第２誘電層の上絶縁体を形成するステップ
と、 前記第１フォトレジストを除去するステップと、 ドープした半導体層を付着するステップと、 前記ドープした半導体層上に導電層を付着するステップ
と、 前記導電層上に第２フォトレジストを形成するステップ
と、 前記第２フォトレジストの現像後に、前記上絶縁体の上
面にはフォトレジストが残らず、前記高くなった部分の
両側の一部を含む隣接領域には一定の厚みのレジストが
残るよう、グレースケールの光マスクにより前記上絶縁
体上の前記第２フォトレジストに対する露光量を少なく
することによって、前記第２フォトレジストにパターン
を形成してコンポーネントのパターンを形成し、前記上
絶縁体を覆うトランジスタ電極にパターンを形成するス
テップと、 前記上絶縁体に対して自己整合するソース電極とドレイ
ン電極が形成されるよう、前導電層と前記ドープした半
導体層を前記第２フォトレジストに対して選択的にエッ
チングするステップと、 を含む、方法。 - 【請求項１７】前記導電層は酸化インジウム・スズ、酸
化インジウム亜鉛、アルミニウム、モリブデン、クロ
ム、タングステン、銅のうち少なくとも１つを含む、請
求項１６記載の方法。 - 【請求項１８】前記導電層をエッチングするステップ
は、リン酸、酢酸、硝酸の混合物で前記導電層の湿式エ
ッチングを行うステップを含む、請求項１６記載の方
法。 - 【請求項１９】前記第２フォトレジスト層にパターンを
形成するステップは、前記第２フォトレジスト層にパタ
ーンを形成してデータ・ラインとコンデンサ電極のうち
少なくとも１つのパターンを形成するステップを含む、
請求項１６記載の方法。 - 【請求項２０】テーパ・エッジを持つ前記上絶縁体を形
成するステップを含む、請求項１６記載の方法。 - 【請求項２１】テーパ・エッジを持つ前記ゲート電極を
形成するステップを含む、請求項１６記載の方法。 - 【請求項２２】チャネル長約２ミクロン乃至１０ミクロ
ンの前記薄膜トランジスタを形成するステップを含む、
請求項１６記載の方法。
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|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100616708B1 (ko) * | 2004-04-12 | 2006-08-28 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 어레이 기판 및 그 제조방법 |
| JP2011008118A (ja) * | 2009-06-26 | 2011-01-13 | Fuji Xerox Co Ltd | フォトマスク、及び光学素子の製造方法 |
| KR101016441B1 (ko) | 2008-12-08 | 2011-02-21 | 한국전자통신연구원 | 자기정렬에 의한 유기박막 트랜지스터 제조 방법 |
| JP2011075656A (ja) * | 2009-09-29 | 2011-04-14 | Hoya Corp | フォトマスク、フォトマスクの製造方法、パターン転写方法及び液晶表示装置の作製方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3980156B2 (ja) * | 1998-02-26 | 2007-09-26 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型表示装置 |
| US6511869B2 (en) * | 2000-12-05 | 2003-01-28 | International Business Machines Corporation | Thin film transistors with self-aligned transparent pixel electrode |
| KR100379684B1 (ko) * | 2001-04-20 | 2003-04-10 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 액정표시소자 제조방법 |
| KR100451569B1 (ko) * | 2002-05-18 | 2004-10-08 | 주식회사 하이닉스반도체 | 수소배리어막을 구비한 반도체 장치의 제조 방법 |
| US9096426B2 (en) * | 2013-04-05 | 2015-08-04 | The United States Of America As Represented By The Secretary Of The Army | Electronic device structure and method of making electronic devices and integrated circuits using grayscale technology and multilayer thin-film composites |
| CN104576527B (zh) * | 2014-12-31 | 2017-08-29 | 深圳市华星光电技术有限公司 | 一种阵列基板的制备方法 |
| JP2018152418A (ja) * | 2017-03-10 | 2018-09-27 | 東芝メモリ株式会社 | 半導体装置の製造方法及びエッチング用マスク |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5010027A (en) * | 1990-03-21 | 1991-04-23 | General Electric Company | Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure |
| US5156986A (en) | 1990-10-05 | 1992-10-20 | General Electric Company | Positive control of the source/drain-gate overlap in self-aligned TFTS via a top hat gate electrode configuration |
| JPH04505833A (ja) | 1990-10-05 | 1992-10-08 | ゼネラル・エレクトリック・カンパニイ | 基準構造の地形の伝搬地形による装置の自己アライメント |
-
2000
- 2000-06-02 US US09/585,767 patent/US6429058B1/en not_active Expired - Lifetime
-
2001
- 2001-05-30 JP JP2001162425A patent/JP3484168B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100616708B1 (ko) * | 2004-04-12 | 2006-08-28 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 어레이 기판 및 그 제조방법 |
| KR101016441B1 (ko) | 2008-12-08 | 2011-02-21 | 한국전자통신연구원 | 자기정렬에 의한 유기박막 트랜지스터 제조 방법 |
| JP2011008118A (ja) * | 2009-06-26 | 2011-01-13 | Fuji Xerox Co Ltd | フォトマスク、及び光学素子の製造方法 |
| JP2011075656A (ja) * | 2009-09-29 | 2011-04-14 | Hoya Corp | フォトマスク、フォトマスクの製造方法、パターン転写方法及び液晶表示装置の作製方法 |
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| Publication number | Publication date |
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