JP3484168B2 - 薄膜トランジスタを形成する方法 - Google Patents
薄膜トランジスタを形成する方法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜電界効果トラ
ンジスタ（ＴＦＴ）に関して、特に自己整合ソース／ド
レイン（Ｓ／Ｄ）コンタクトがゲート電極と自己整合
し、チャネル絶縁体も自己整合し（つまり完全自己整合
ＴＦＴ）、簡単なプロセス変更により自己整合デバイス
の生産時間及び生産コストを最小にしたデバイスを作製
する方法に関する。
ンジスタ（ＴＦＴ）に関して、特に自己整合ソース／ド
レイン（Ｓ／Ｄ）コンタクトがゲート電極と自己整合
し、チャネル絶縁体も自己整合し（つまり完全自己整合
ＴＦＴ）、簡単なプロセス変更により自己整合デバイス
の生産時間及び生産コストを最小にしたデバイスを作製
する方法に関する。
【０００２】
【従来の技術】アクティブ・マトリックス・ディスプレ
イに用いられるような従来のスタッガード反転ボトム・
ゲート（staggeredinvertedbottom-gate）薄膜トランジ
スタ（ＴＦＴ）では、ソース／ドレインの電極は、どの
ＴＦＴでも表面にコーナ整合マークを使用して全体的に
整合がとられる。このようなシステムは精度に欠けるた
め、下のゲート電極とソース／ドレイン・コンタクト
（Ｓ／Ｄコンタクトまたは電極）の間に不整合オフセッ
トがある。Ｓ／Ｄコンタクトは自己整合しないので、オ
ーバラップの程度は通常、マスク・レベルで大きくな
り、こうした不整合オフセットが生じる。これは好まし
くない。デバイスのソース／ドレインからゲートへの
（Ｓ／Ｄ−Ｇ）キャパシタンスが増加し、その結果、ア
クティブ・マトリックス・ディスプレイのピクセル・フ
ィードスルー電圧（ΔＶｐ）も増加するからである。
イに用いられるような従来のスタッガード反転ボトム・
ゲート（staggeredinvertedbottom-gate）薄膜トランジ
スタ（ＴＦＴ）では、ソース／ドレインの電極は、どの
ＴＦＴでも表面にコーナ整合マークを使用して全体的に
整合がとられる。このようなシステムは精度に欠けるた
め、下のゲート電極とソース／ドレイン・コンタクト
（Ｓ／Ｄコンタクトまたは電極）の間に不整合オフセッ
トがある。Ｓ／Ｄコンタクトは自己整合しないので、オ
ーバラップの程度は通常、マスク・レベルで大きくな
り、こうした不整合オフセットが生じる。これは好まし
くない。デバイスのソース／ドレインからゲートへの
（Ｓ／Ｄ−Ｇ）キャパシタンスが増加し、その結果、ア
クティブ・マトリックス・ディスプレイのピクセル・フ
ィードスルー電圧（ΔＶｐ）も増加するからである。
【０００３】フィードスルー電圧は、ピクセルＴＦＴが
ピクセルに電荷をかけ、ＯＦＦ状態に戻ったとき、ＴＦ
Ｔソースからゲートへの（Ｓ−Ｇ）キャパシタンス（Ｃ
ｇｓ）に蓄積した電荷によって生じる。ΔＶｐオフセッ
トは、アクティブ・マトリックス・ディスプレイに含ま
れる受動素子（ストレージ・コンデンサ）と適切な電子
駆動機構を組み合わせて補償する必要がある。アクティ
ブ・マトリックスでＳ／Ｄ整合にシフトがあるとき、Δ
Ｖｐの補償が不完全になり、よって完成したディスプレ
イに可視不要物（artifact）が発生することがある。
ピクセルに電荷をかけ、ＯＦＦ状態に戻ったとき、ＴＦ
Ｔソースからゲートへの（Ｓ−Ｇ）キャパシタンス（Ｃ
ｇｓ）に蓄積した電荷によって生じる。ΔＶｐオフセッ
トは、アクティブ・マトリックス・ディスプレイに含ま
れる受動素子（ストレージ・コンデンサ）と適切な電子
駆動機構を組み合わせて補償する必要がある。アクティ
ブ・マトリックスでＳ／Ｄ整合にシフトがあるとき、Δ
Ｖｐの補償が不完全になり、よって完成したディスプレ
イに可視不要物（artifact）が発生することがある。
【０００４】ソース／ドレイン・コンタクトは自己整合
しないので、チャネル絶縁体上のオーバラップの量がマ
スク設計で増加し、最悪事例の整合誤差であっても適切
なオーバラップが得られる。これも好ましくない。フィ
ードスルー電圧が増加するだけでなく、デバイスのチャ
ネル長限度が小さくなるからである。駆動電流が大きく
なったことにより、必要なチャージ時間が短縮されて、
高解像度かつ画像の多い表示が得られるようチャネル長
を短くしたＴＦＴを作成することが強く望まれる。
しないので、チャネル絶縁体上のオーバラップの量がマ
スク設計で増加し、最悪事例の整合誤差であっても適切
なオーバラップが得られる。これも好ましくない。フィ
ードスルー電圧が増加するだけでなく、デバイスのチャ
ネル長限度が小さくなるからである。駆動電流が大きく
なったことにより、必要なチャージ時間が短縮されて、
高解像度かつ画像の多い表示が得られるようチャネル長
を短くしたＴＦＴを作成することが強く望まれる。
【０００５】ＴＦＴのソース／ドレイン・コンタクトを
ゲート電極に自己整合させる１つの方法は、１９９９年
９月３０日付米国特許第５１５６９８６号、及び第５３
４０７５８号、"MethodforFabricatingSelf-AlignedThi
n-FilmTransistorstoDefineaDrainandSourceinaSingleP
hotolithographicStep"（米国シリアル番号０９／４１
０２８０）に述べられているように、ゲート金属や上部
チャネル絶縁体の形態を、ソース／ドレイン・メタライ
ゼーション上の平坦化層または半平坦化層と組み合わせ
て使用することである。平坦化層の一部を均一に除去す
ることによって、メタライゼーションの一部が露出し、
これがゲート金属形態と事実上整合し、この露出部分を
エッチングすることで、自己整合型ソース／ドレイン電
極を形成することができる。このような方法のプロセス
・ウィンドウは、適当と期待されるほど広くはない。な
ぜなら一般に、付着されるフォトレジストは完全に平坦
ではなく、レジストを薄くするプロセスは完全に一様で
はなく、チャネル形態上のレジストの厚みは、画設され
るフィーチャのアスペクト比にいくらか依存するからで
ある。
ゲート電極に自己整合させる１つの方法は、１９９９年
９月３０日付米国特許第５１５６９８６号、及び第５３
４０７５８号、"MethodforFabricatingSelf-AlignedThi
n-FilmTransistorstoDefineaDrainandSourceinaSingleP
hotolithographicStep"（米国シリアル番号０９／４１
０２８０）に述べられているように、ゲート金属や上部
チャネル絶縁体の形態を、ソース／ドレイン・メタライ
ゼーション上の平坦化層または半平坦化層と組み合わせ
て使用することである。平坦化層の一部を均一に除去す
ることによって、メタライゼーションの一部が露出し、
これがゲート金属形態と事実上整合し、この露出部分を
エッチングすることで、自己整合型ソース／ドレイン電
極を形成することができる。このような方法のプロセス
・ウィンドウは、適当と期待されるほど広くはない。な
ぜなら一般に、付着されるフォトレジストは完全に平坦
ではなく、レジストを薄くするプロセスは完全に一様で
はなく、チャネル形態上のレジストの厚みは、画設され
るフィーチャのアスペクト比にいくらか依存するからで
ある。
【０００６】ソース／ドレインのフィーチャを分離する
もう１つの方法は、ＴＦＴのチャネル領域でフォトレジ
ストを薄くする方法で、C.W.Hanらによる"ATFTmanufact
uredby4masksprocesswithnewphotolithography"(AsiaDi
splay'98,pp.1109-1112[1998]）に述べられている。チ
ャネルのレジストは、グレースケール・マスクを通した
露光により薄くされるが、これはチャネル領域の露光量
を制限し、現像時にその領域のレジストの一部しか除去
されないが、これは、露光されない領域または露光量が
十分な領域とは対照的であり、後者では、ポジティブ・
レジストの場合、それぞれ、領域の厚みがチャネル領域
より大きくなるか、または厚みが残らない。ただしその
場合、グレースケール露光は、ａ）バック・チャネル・
エッチング（ＢＣＥ）タイプのＴＦＴのアクティブａ−
Ｓｉアイランドを作製するため、また、後のステップで
薄いチャネル・フォトレジストのみ除去した後、ｂ）ソ
ース／ドレインのコンタクトを画設するバック・チャネ
ル・カットを画設するため行われる。このようにして、
アクティブ・アイランドとチャネル・カットが１回のフ
ォトリソグラフィ・ステップで得られ、プロセスが簡素
化される。ただしこのようにして作成されたＴＦＴは、
ゲート電極の形態をはっきり利用しているわけではな
く、ＴＦＴはＢＣＥタイプなので、別の形態を加える上
部チャネル絶縁体はない。従って、ここに述べたＴＦＴ
は自己整合型ではなく、よって先に述べた自己整合の利
点はない。
もう１つの方法は、ＴＦＴのチャネル領域でフォトレジ
ストを薄くする方法で、C.W.Hanらによる"ATFTmanufact
uredby4masksprocesswithnewphotolithography"(AsiaDi
splay'98,pp.1109-1112[1998]）に述べられている。チ
ャネルのレジストは、グレースケール・マスクを通した
露光により薄くされるが、これはチャネル領域の露光量
を制限し、現像時にその領域のレジストの一部しか除去
されないが、これは、露光されない領域または露光量が
十分な領域とは対照的であり、後者では、ポジティブ・
レジストの場合、それぞれ、領域の厚みがチャネル領域
より大きくなるか、または厚みが残らない。ただしその
場合、グレースケール露光は、ａ）バック・チャネル・
エッチング（ＢＣＥ）タイプのＴＦＴのアクティブａ−
Ｓｉアイランドを作製するため、また、後のステップで
薄いチャネル・フォトレジストのみ除去した後、ｂ）ソ
ース／ドレインのコンタクトを画設するバック・チャネ
ル・カットを画設するため行われる。このようにして、
アクティブ・アイランドとチャネル・カットが１回のフ
ォトリソグラフィ・ステップで得られ、プロセスが簡素
化される。ただしこのようにして作成されたＴＦＴは、
ゲート電極の形態をはっきり利用しているわけではな
く、ＴＦＴはＢＣＥタイプなので、別の形態を加える上
部チャネル絶縁体はない。従って、ここに述べたＴＦＴ
は自己整合型ではなく、よって先に述べた自己整合の利
点はない。
【０００７】
【発明が解決しようとする課題】従って、自己整合Ｓ／
Ｄコンタクトと、ゲート電極に自己整合して先に述べた
問題点をなくすかまたは少なくするチャネル絶縁体を持
つ等の、完全自己整合型のＴＦＴを作成する必要があ
る。Ｓ／Ｄ−Ｇキャパシタンスの低減とピクセル・チャ
ージの均一性に加えて、チャネルの短いＴＦＴを作成す
ることも望まれる。チャネルが短ければ、ピクセル・チ
ャージに利用できる電流駆動が増え、よってチャージ時
間が短縮されるからである。これは高解像度、高性能の
アクティブ・マトリックス・ディスプレイには重要であ
る。
Ｄコンタクトと、ゲート電極に自己整合して先に述べた
問題点をなくすかまたは少なくするチャネル絶縁体を持
つ等の、完全自己整合型のＴＦＴを作成する必要があ
る。Ｓ／Ｄ−Ｇキャパシタンスの低減とピクセル・チャ
ージの均一性に加えて、チャネルの短いＴＦＴを作成す
ることも望まれる。チャネルが短ければ、ピクセル・チ
ャージに利用できる電流駆動が増え、よってチャージ時
間が短縮されるからである。これは高解像度、高性能の
アクティブ・マトリックス・ディスプレイには重要であ
る。
【０００８】
【課題を解決するための手段】本発明に従い、薄膜トラ
ンジスタ作製プロセスを改良する方法が与えられる。本
発明の改良点の１つは、ゲート電極のバック露光により
チャネル領域をゲート電極に対して自己整合させ、チャ
ネル絶縁体、フォトレジスト層（ソース／ドレイン・メ
タライゼーション上で部分的に平坦化された層）の形
態、及びソース／ドレイン・メタライゼーションをエッ
チングするフォトレジストを画設するため用いられる通
常のフォトマスクの変更により、チャネル絶縁体形態に
重なるグレーレベル領域を加えることによって、完全自
己整合ＴＦＴを形成することである。グレーレベル・マ
スク領域の密度は、十分露光されて現像液により除去さ
れるレジストの厚みが、チャネル絶縁体とゲート金属の
形態上のレジストの厚みを超え、チャネル絶縁体形態の
ない領域上のレジスト厚みより小さくなるように選択さ
れる。チャネル絶縁体は、好適にはテーパ・エッジを持
つよう形成されるので、これら２つの厚みのレジスト間
には遷移領域があり、ゲート電極上のソース／ドレイン
のコンタクトのオーバラップ距離は、除去されるレジス
トの実際の厚みと、チャネル絶縁体エッジ及びゲート金
属の距離との組み合わせにより決まる。これらの距離は
両方とも処理条件を変更することによって調整すること
ができる。この方法では、処理を追加する必要がなく、
ソース／ドレインの金属にパターンを形成するフォトマ
スクの簡単な変更しか必要としない。
ンジスタ作製プロセスを改良する方法が与えられる。本
発明の改良点の１つは、ゲート電極のバック露光により
チャネル領域をゲート電極に対して自己整合させ、チャ
ネル絶縁体、フォトレジスト層（ソース／ドレイン・メ
タライゼーション上で部分的に平坦化された層）の形
態、及びソース／ドレイン・メタライゼーションをエッ
チングするフォトレジストを画設するため用いられる通
常のフォトマスクの変更により、チャネル絶縁体形態に
重なるグレーレベル領域を加えることによって、完全自
己整合ＴＦＴを形成することである。グレーレベル・マ
スク領域の密度は、十分露光されて現像液により除去さ
れるレジストの厚みが、チャネル絶縁体とゲート金属の
形態上のレジストの厚みを超え、チャネル絶縁体形態の
ない領域上のレジスト厚みより小さくなるように選択さ
れる。チャネル絶縁体は、好適にはテーパ・エッジを持
つよう形成されるので、これら２つの厚みのレジスト間
には遷移領域があり、ゲート電極上のソース／ドレイン
のコンタクトのオーバラップ距離は、除去されるレジス
トの実際の厚みと、チャネル絶縁体エッジ及びゲート金
属の距離との組み合わせにより決まる。これらの距離は
両方とも処理条件を変更することによって調整すること
ができる。この方法では、処理を追加する必要がなく、
ソース／ドレインの金属にパターンを形成するフォトマ
スクの簡単な変更しか必要としない。
【０００９】本発明に従い、半導体デバイスの高くなっ
た領域でレジストを開口する方法は、チャネル絶縁層上
に導電層を形成して高くなった領域を形成するステップ
を含む。高くなった領域は、周囲の事実上平坦な領域よ
り高い。チャネル絶縁層はゲート電極に整合する。高く
なった領域上にはフォトレジスト層が形成され、高くな
った部分の上のフォトレジストに対する露光が少なくな
るようグレースケールの光マスクにより周囲領域とフォ
トレジストにパターンが形成され、フォトレジストの現
像後、高くなった領域の上面からフォトレジストが除去
されるが、周囲領域には残る。導電層は、フォトレジス
トに従ってエッチングされ、チャネル絶縁層に自己整合
するソース／ドレインの電極が形成される。
た領域でレジストを開口する方法は、チャネル絶縁層上
に導電層を形成して高くなった領域を形成するステップ
を含む。高くなった領域は、周囲の事実上平坦な領域よ
り高い。チャネル絶縁層はゲート電極に整合する。高く
なった領域上にはフォトレジスト層が形成され、高くな
った部分の上のフォトレジストに対する露光が少なくな
るようグレースケールの光マスクにより周囲領域とフォ
トレジストにパターンが形成され、フォトレジストの現
像後、高くなった領域の上面からフォトレジストが除去
されるが、周囲領域には残る。導電層は、フォトレジス
トに従ってエッチングされ、チャネル絶縁層に自己整合
するソース／ドレインの電極が形成される。
【００１０】
【発明の実施の形態】本発明は、薄膜電界効果トランジ
スタ（ＴＦＴ）に関して、特にソース／ドレイン（Ｓ／
Ｄ）コンタクトをゲート電極と自己整合させ、簡単なプ
ロセス変更により、このような完全自己整合デバイスの
生産時間、生産コストを最小にする、３層タイプＴＦＴ
デバイスを作製する方法に関する。本発明は、完全自己
整合ＴＦＴを形成する方法を含む。完全自己整合とは、
ゲート電極に対して自己整合したチャネル絶縁体、及び
チャネル絶縁体に（従ってゲート電極にも）対する自己
整合したソース／ドレインのコンタクト（Ｓ／Ｄコンタ
クト）を意味する。これらの方法は、ソース／ドレイン
間のフォトレジスト・コーティングによる部分平坦化と
組み合わせたゲート電極とチャネル絶縁体の形態を利用
することにもとづく。これにより、チャネル絶縁体上の
ソース／ドレイン・メタライゼーション上に薄いレジス
ト層が得られる。
スタ（ＴＦＴ）に関して、特にソース／ドレイン（Ｓ／
Ｄ）コンタクトをゲート電極と自己整合させ、簡単なプ
ロセス変更により、このような完全自己整合デバイスの
生産時間、生産コストを最小にする、３層タイプＴＦＴ
デバイスを作製する方法に関する。本発明は、完全自己
整合ＴＦＴを形成する方法を含む。完全自己整合とは、
ゲート電極に対して自己整合したチャネル絶縁体、及び
チャネル絶縁体に（従ってゲート電極にも）対する自己
整合したソース／ドレインのコンタクト（Ｓ／Ｄコンタ
クト）を意味する。これらの方法は、ソース／ドレイン
間のフォトレジスト・コーティングによる部分平坦化と
組み合わせたゲート電極とチャネル絶縁体の形態を利用
することにもとづく。これにより、チャネル絶縁体上の
ソース／ドレイン・メタライゼーション上に薄いレジス
ト層が得られる。
【００１１】好適実施例の場合、ソース／ドレインのメ
タライゼーションをエッチングするフォトレジストを画
設するフォトマスクに変更を加え、チャネル絶縁体の形
態に重なるグレーレベル領域を追加する。グレーレベル
・マスク領域の密度は、自己整合絶縁層が存在する領域
に重なるレジストを（現像後）除去するよう選択する。
他の実施例では、現像後レジストがソース／ドレイン・
メタライゼーション層の他の部分でチャネル絶縁体及び
ゲート金属の形態上よりも厚くなるよう、レジストがグ
レースケール・マスクまたはグレーレベル・マスクで露
光される。レジストは次に、プラズマ・エッチング・ス
テップにより自己整合絶縁体が存在する領域から除去さ
れる。
タライゼーションをエッチングするフォトレジストを画
設するフォトマスクに変更を加え、チャネル絶縁体の形
態に重なるグレーレベル領域を追加する。グレーレベル
・マスク領域の密度は、自己整合絶縁層が存在する領域
に重なるレジストを（現像後）除去するよう選択する。
他の実施例では、現像後レジストがソース／ドレイン・
メタライゼーション層の他の部分でチャネル絶縁体及び
ゲート金属の形態上よりも厚くなるよう、レジストがグ
レースケール・マスクまたはグレーレベル・マスクで露
光される。レジストは次に、プラズマ・エッチング・ス
テップにより自己整合絶縁体が存在する領域から除去さ
れる。
【００１２】好適実施例では、グレースケール・マスク
とプラズマ・エッチングの方法を組み合わせて用いる。
この２つの方法では、いずれかの場合と比べてプロセス
・ウィンドウを大きくすることができる。レジスト・エ
ッチング・プロセスでは、形態、デバイス・チャネル
長、アレイ領域とアレイ外部の各種領域間のレイアウト
に困難が伴う場合がある。こうしたバリエーションのた
め、チャネル絶縁体上に残るレジストの厚みが、領域に
よってもデバイスによっても異なる結果になる。そのた
め、１回で全領域に良好な結果をもたらすようエッチン
グするレジストに最適な厚みを見つけるのが困難にな
る。グレーレベル・マスク・プロセスでは、適正量のレ
ジストを現像除去するため、フォトレジストの厚み、露
光量、及び現像プロセスを緻密に制御しなければならな
い場合がある。デバイスは、レジストを除去しすぎると
開回路になり、除去するレジストが少なすぎると短絡す
ることがある。
とプラズマ・エッチングの方法を組み合わせて用いる。
この２つの方法では、いずれかの場合と比べてプロセス
・ウィンドウを大きくすることができる。レジスト・エ
ッチング・プロセスでは、形態、デバイス・チャネル
長、アレイ領域とアレイ外部の各種領域間のレイアウト
に困難が伴う場合がある。こうしたバリエーションのた
め、チャネル絶縁体上に残るレジストの厚みが、領域に
よってもデバイスによっても異なる結果になる。そのた
め、１回で全領域に良好な結果をもたらすようエッチン
グするレジストに最適な厚みを見つけるのが困難にな
る。グレーレベル・マスク・プロセスでは、適正量のレ
ジストを現像除去するため、フォトレジストの厚み、露
光量、及び現像プロセスを緻密に制御しなければならな
い場合がある。デバイスは、レジストを除去しすぎると
開回路になり、除去するレジストが少なすぎると短絡す
ることがある。
【００１３】ここで各図を参照する。同様な参照符号は
同じ要素または同様な要素を示す。まず図１及び図２を
参照する。基板１２上にゲート電極１０が画設された第
１マスキング・ステップの後、一部作製されたピクセル
・セル用トランジスタの断面図が示してある。基板１２
は、好適にはガラス、水晶、プラスチック等の透明材料
を含む。ゲート電極１０は金属または導体の付着とリソ
グラフィによるパターン形成により形成される。ゲート
電極１０は、好適には半透明材料から形成され、クロム
（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａ
ｌ）、銅（Ｃｕ）、その他の電気的に同等な導体等の金
属、Ａｌの上下のクロム（Ｃｒ／Ａｌ）、Ａｌ上下のモ
リブデン（Ｍｏ／Ａｌ）、その他の同様な導体等の多層
金属構造、アルミニウムにネオジム数パーセント等の合
金構造等の単一導電層でもよい。ゲート電極１０は、好
適には上の物質のステップ・カバレージを大きくするた
めテーパ・エッジを含む。
同じ要素または同様な要素を示す。まず図１及び図２を
参照する。基板１２上にゲート電極１０が画設された第
１マスキング・ステップの後、一部作製されたピクセル
・セル用トランジスタの断面図が示してある。基板１２
は、好適にはガラス、水晶、プラスチック等の透明材料
を含む。ゲート電極１０は金属または導体の付着とリソ
グラフィによるパターン形成により形成される。ゲート
電極１０は、好適には半透明材料から形成され、クロム
（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａ
ｌ）、銅（Ｃｕ）、その他の電気的に同等な導体等の金
属、Ａｌの上下のクロム（Ｃｒ／Ａｌ）、Ａｌ上下のモ
リブデン（Ｍｏ／Ａｌ）、その他の同様な導体等の多層
金属構造、アルミニウムにネオジム数パーセント等の合
金構造等の単一導電層でもよい。ゲート電極１０は、好
適には上の物質のステップ・カバレージを大きくするた
めテーパ・エッジを含む。
【００１４】図３を参照する。誘電層１４、半導体層１
６、及び誘電層１８を含む３層構造が形成される。誘電
層１４、１８は同じ材料にする必要はない。誘電層１
４、１８には、例えば窒化シリコン、酸化シリコン、酸
窒化シリコン、酸化アルミニウム、酸化タンタル、プラ
ズマ付着または反応性スパッタリングによる酸化シリコ
ン（ＳｉＯｘ）、スピン・オン・ガラス、ポリアミドや
ＢＣＢ等の有機物質、あるいはチタン酸バリウム・スト
ロンチウム（ＢＳＴ）、チタン酸バリウム・ジルコニウ
ム（ＢＺＴ）、五酸化タンタル、その組み合わせ等の高
誘電率の誘電体を含めることができる。誘電層１４、１
８それぞれに、ＳｉＮｘ、ＳｉＮｘ／ＳｉＯｙ、ＳｉＮ
ｘ／ＳｉＯｙ／ＳｉＮｘ等、複数の層を加えることがで
きる。これらの層を調製するには、陽極酸化やプラズマ
拡張化学蒸着（ＰＥＣＶＤ）、電子サイクロトロン共鳴
ＣＶＤ、レーザＣＶＤ、スパッタリング等を行う。半導
体層１６には、アモルファス・シリコン（ａ−Ｓｉまた
はａ−Ｓｉ：Ｈ）、ポリシリコン、その他、トランジス
タの電流チャネルを形成する半導体物質層を含めること
ができる。フォトレジスト層２０は誘電層１８上に形成
される。フォトレジスト層２０には、パターンを光学的
に形成可能なポリイミド、または自己組織化単分子膜
（ＳＡＭ：self-assembledmonolayer）を含めることが
できる。
６、及び誘電層１８を含む３層構造が形成される。誘電
層１４、１８は同じ材料にする必要はない。誘電層１
４、１８には、例えば窒化シリコン、酸化シリコン、酸
窒化シリコン、酸化アルミニウム、酸化タンタル、プラ
ズマ付着または反応性スパッタリングによる酸化シリコ
ン（ＳｉＯｘ）、スピン・オン・ガラス、ポリアミドや
ＢＣＢ等の有機物質、あるいはチタン酸バリウム・スト
ロンチウム（ＢＳＴ）、チタン酸バリウム・ジルコニウ
ム（ＢＺＴ）、五酸化タンタル、その組み合わせ等の高
誘電率の誘電体を含めることができる。誘電層１４、１
８それぞれに、ＳｉＮｘ、ＳｉＮｘ／ＳｉＯｙ、ＳｉＮ
ｘ／ＳｉＯｙ／ＳｉＮｘ等、複数の層を加えることがで
きる。これらの層を調製するには、陽極酸化やプラズマ
拡張化学蒸着（ＰＥＣＶＤ）、電子サイクロトロン共鳴
ＣＶＤ、レーザＣＶＤ、スパッタリング等を行う。半導
体層１６には、アモルファス・シリコン（ａ−Ｓｉまた
はａ−Ｓｉ：Ｈ）、ポリシリコン、その他、トランジス
タの電流チャネルを形成する半導体物質層を含めること
ができる。フォトレジスト層２０は誘電層１８上に形成
される。フォトレジスト層２０には、パターンを光学的
に形成可能なポリイミド、または自己組織化単分子膜
（ＳＡＭ：self-assembledmonolayer）を含めることが
できる。
【００１５】図４を参照する。フォトレジスト層２０
（露光されなかった部分は残るポジティブ・レジスト
等）はバック露光（矢印"Ａ"の方向）により、ゲート電
極１０をマスクとして紫外光で露光される。２回目のフ
ォトレジスト層２０の露光も上側（矢印"Ａ"の反対方
向）からマスク（図示せず）で行われ、ゲート電極１０
上の、レジスト下の絶縁が不要な領域からレジストが除
去される。その後フォトレジスト層２０が現像され、図
４の構造が得られる。ゲート電極１０のエッジからのフ
ォトレジストの距離は、ＵＶ光に対するレジストのバッ
ク露光時間により制御することができる。残りのフォト
レジストは、都合よくゲート電極１０上の中央に位置す
る。
（露光されなかった部分は残るポジティブ・レジスト
等）はバック露光（矢印"Ａ"の方向）により、ゲート電
極１０をマスクとして紫外光で露光される。２回目のフ
ォトレジスト層２０の露光も上側（矢印"Ａ"の反対方
向）からマスク（図示せず）で行われ、ゲート電極１０
上の、レジスト下の絶縁が不要な領域からレジストが除
去される。その後フォトレジスト層２０が現像され、図
４の構造が得られる。ゲート電極１０のエッジからのフ
ォトレジストの距離は、ＵＶ光に対するレジストのバッ
ク露光時間により制御することができる。残りのフォト
レジストは、都合よくゲート電極１０上の中央に位置す
る。
【００１６】図５及び図６を参照する。誘電層１８のエ
ッチングが行われ、誘電層１８の部分１９がゲート電極
１０中央に残る。部分１９はチャネル絶縁層、Istop、
または上絶縁体と呼ぶことができる。チャネル絶縁層１
９は、好適にはテーパ・エッジを含む。図６は、チャネ
ル絶縁層１９がエッチングされた後のピクセル・セル８
の上面図である。ゲート・ライン２２が示してあるが、
半導体層１６と誘電層１４は簡略化のため示していな
い。バック露光のため、チャネル絶縁層１９はゲート電
極１０に自己整合する。
ッチングが行われ、誘電層１８の部分１９がゲート電極
１０中央に残る。部分１９はチャネル絶縁層、Istop、
または上絶縁体と呼ぶことができる。チャネル絶縁層１
９は、好適にはテーパ・エッジを含む。図６は、チャネ
ル絶縁層１９がエッチングされた後のピクセル・セル８
の上面図である。ゲート・ライン２２が示してあるが、
半導体層１６と誘電層１４は簡略化のため示していな
い。バック露光のため、チャネル絶縁層１９はゲート電
極１０に自己整合する。
【００１７】図７を参照する。ドープした半導体層２４
が付着される。半導体層２４は重ドープしたアモルファ
ス・シリコン、微結晶シリコン、多結晶シリコンを含
む。半導体層２４は、好適にはＮ＋ドープであるが、Ｐ
ドーピングも行える。半導体層２４は、プラズマ拡張化
学蒸着（ＰＥＣＶＤ）プロセスによりプラズマ付着が可
能である。半導体層２４はチャネル絶縁層１９のエッジ
を超えて半導体層１６に接触する。導電層２８はドープ
した半導体層２４上に付着される。導電層２８には酸化
インジウム・スズ（ＩＴＯ）または酸化インジウム亜鉛
（ＩＺＯ）、アルミニウム、アルミニウム合金、クラッ
ド・アルミニウム、モリブデン、クロム、モリ・タング
ステン、あるいは銅を含めることができる。導電層２８
はドープした半導体層２４上にスパッタ形成することが
できる。導電層２８は、例えばＭｏ／Ａｌ／Ｍｏのサン
ドイッチ構造（ＭｏクラッドＡｌ等）や同等の導電物質
等、複数の導電層でもよい。
が付着される。半導体層２４は重ドープしたアモルファ
ス・シリコン、微結晶シリコン、多結晶シリコンを含
む。半導体層２４は、好適にはＮ＋ドープであるが、Ｐ
ドーピングも行える。半導体層２４は、プラズマ拡張化
学蒸着（ＰＥＣＶＤ）プロセスによりプラズマ付着が可
能である。半導体層２４はチャネル絶縁層１９のエッジ
を超えて半導体層１６に接触する。導電層２８はドープ
した半導体層２４上に付着される。導電層２８には酸化
インジウム・スズ（ＩＴＯ）または酸化インジウム亜鉛
（ＩＺＯ）、アルミニウム、アルミニウム合金、クラッ
ド・アルミニウム、モリブデン、クロム、モリ・タング
ステン、あるいは銅を含めることができる。導電層２８
はドープした半導体層２４上にスパッタ形成することが
できる。導電層２８は、例えばＭｏ／Ａｌ／Ｍｏのサン
ドイッチ構造（ＭｏクラッドＡｌ等）や同等の導電物質
等、複数の導電層でもよい。
【００１８】図８を参照する。パターンを光学的に形成
可能なポリイミド、自己組織化単分子膜等を含めること
のできるフォトレジスト層３０が付着される。フォトレ
ジスト層３０は導電層の表面に塗布することができる。
フォトレジスト層３０はチャネル絶縁層１９上で薄くな
るが、これはこの構造が周囲領域より高くなっているた
めである。
可能なポリイミド、自己組織化単分子膜等を含めること
のできるフォトレジスト層３０が付着される。フォトレ
ジスト層３０は導電層の表面に塗布することができる。
フォトレジスト層３０はチャネル絶縁層１９上で薄くな
るが、これはこの構造が周囲領域より高くなっているた
めである。
【００１９】図１０を参照する。フォトレジスト層３０
は、上マスク３１を通したＵＶ露光によりパターン形成
され、現像後、ソース／ドレイン３２（間にギャップな
し）、信号ライン３４（またはデータ・ライン）、コン
デンサ電極パターン３６、及びアクティブ・マトリック
ス・ディスプレイの部分になり得る他の全てのデバイス
のレジスト像またはパターンが残る（図９参照）。本発
明に従い、マスク３１はグレースケールまたはグレーレ
ベルのマスク部分３３を含む。これはチャネル絶縁層１
９に重なる。ここで、チャネル絶縁層１９上のフォトレ
ジストが薄くなるため、マスク部分３３とチャネル絶縁
層１９間に細かい整合は必要ない。例えばグレーレベル
・マスク部分３３はチャネル絶縁層１９を超えて両側約
２ミクロン延びる。
は、上マスク３１を通したＵＶ露光によりパターン形成
され、現像後、ソース／ドレイン３２（間にギャップな
し）、信号ライン３４（またはデータ・ライン）、コン
デンサ電極パターン３６、及びアクティブ・マトリック
ス・ディスプレイの部分になり得る他の全てのデバイス
のレジスト像またはパターンが残る（図９参照）。本発
明に従い、マスク３１はグレースケールまたはグレーレ
ベルのマスク部分３３を含む。これはチャネル絶縁層１
９に重なる。ここで、チャネル絶縁層１９上のフォトレ
ジストが薄くなるため、マスク部分３３とチャネル絶縁
層１９間に細かい整合は必要ない。例えばグレーレベル
・マスク部分３３はチャネル絶縁層１９を超えて両側約
２ミクロン延びる。
【００２０】グレースケール・マスク部分３３は、フォ
トレジスト層３０の露光量をゲート電極１０等、特定の
場所で少なくするために用いられる。このようにするこ
とで、フォトレジスト層３０は、現像後ゲート電極１０
上の厚みの一部を除去するには十分に、しかしフォトレ
ジスト層３０をゲート電極１０上の導電層２８から完全
に除去するには不十分に露光される（図１１参照）。
トレジスト層３０の露光量をゲート電極１０等、特定の
場所で少なくするために用いられる。このようにするこ
とで、フォトレジスト層３０は、現像後ゲート電極１０
上の厚みの一部を除去するには十分に、しかしフォトレ
ジスト層３０をゲート電極１０上の導電層２８から完全
に除去するには不十分に露光される（図１１参照）。
【００２１】図１２を参照する。パターンが形成された
レジスト像は、他のレジストの除去前に導電層２８上
の、チャネル絶縁層１９に重なるレジストが完全に除去
されるようエッチングされる。この均一エッチングまた
はプラズマ・アッシングにより、ソース／ドレイン・パ
ターン３２、データ・ライン・パターン３４、コンデン
サ電極パターン３６等のパターン形成された全ての部分
が薄くなる（図９参照）。チャネル絶縁層１９上の導電
層２８上のフォトレジスト層３０は、部分的にはグレー
スケール露光により薄くなるので、この領域では短時間
で開口が可能で、よってフォトレジスト層３０にギャッ
プ４０が形成される。開口は、都合よく目的の場所（チ
ャネル絶縁層１９上の導電層２８上）に得られる。
レジスト像は、他のレジストの除去前に導電層２８上
の、チャネル絶縁層１９に重なるレジストが完全に除去
されるようエッチングされる。この均一エッチングまた
はプラズマ・アッシングにより、ソース／ドレイン・パ
ターン３２、データ・ライン・パターン３４、コンデン
サ電極パターン３６等のパターン形成された全ての部分
が薄くなる（図９参照）。チャネル絶縁層１９上の導電
層２８上のフォトレジスト層３０は、部分的にはグレー
スケール露光により薄くなるので、この領域では短時間
で開口が可能で、よってフォトレジスト層３０にギャッ
プ４０が形成される。開口は、都合よく目的の場所（チ
ャネル絶縁層１９上の導電層２８上）に得られる。
【００２２】チャネル絶縁層１９のテーパ側導電層２８
からレジストをいくらか除去することさえ許容できる。
導電層２８と半導体層２４は、チャネル絶縁層１９上に
電気接続を形成せず、半導体層２４はチャネル絶縁層１
９のテーパ・エッジまで少しの距離延びる（図１３参
照）。
からレジストをいくらか除去することさえ許容できる。
導電層２８と半導体層２４は、チャネル絶縁層１９上に
電気接続を形成せず、半導体層２４はチャネル絶縁層１
９のテーパ・エッジまで少しの距離延びる（図１３参
照）。
【００２３】好適実施例では、他の金属、半導体物質、
及び絶縁物質への影響が最小なため、純粋酸素が非選択
エッチングに用いられる。他の実施例では、Ａｒ、Ｈｅ
等の不活性ガスとの比例混合に酸素を加えるか、一酸化
二窒素（Ｎ２Ｏ）等の酸素を含む他のガスを加えてもよ
い。グレースケール・マスクを使用することで、導電層
２８上のフォトレジスト層３０は、自己整合ソース／ド
レイン・コンタクトを形成するプロセス・ウィンドウが
かなり大きくなるようにゲート電極１０上で薄くなるの
で都合がよい。
及び絶縁物質への影響が最小なため、純粋酸素が非選択
エッチングに用いられる。他の実施例では、Ａｒ、Ｈｅ
等の不活性ガスとの比例混合に酸素を加えるか、一酸化
二窒素（Ｎ２Ｏ）等の酸素を含む他のガスを加えてもよ
い。グレースケール・マスクを使用することで、導電層
２８上のフォトレジスト層３０は、自己整合ソース／ド
レイン・コンタクトを形成するプロセス・ウィンドウが
かなり大きくなるようにゲート電極１０上で薄くなるの
で都合がよい。
【００２４】図１３及び図１４を参照する。導電層２８
とドープした半導体層２４は、ドレイン電極４２とソー
ス電極４４が形成されてゲート電極１０に整合し（チャ
ネル絶縁層１９もゲート電極１０に自己整合するた
め）、よって完全自己整合ＴＦＴが形成されるよう、レ
ジスト・パターンに従ってエッチングされる。信号ライ
ン（データ・ライン）５０、コンデンサ電極５２、及び
他の全てのデバイスも同時に形成することができる。好
適実施例では、導電層２８のエッチングは湿式エッチン
グ・プロセスにより行われる。実施例によっては、エッ
チングにリン酸、酢酸、硝酸の混合物が用いられる。こ
れはアルミニウム、Ａｌ合金、モリブデンの各金属のＰ
ＡＮエッチングとして知られる。半導体層２４、半導体
１６のエッチングは、好適にはドライ・エッチングによ
り行われる。次にフォトレジスト層３０が除去される。
後の処理は従来と同様である。
とドープした半導体層２４は、ドレイン電極４２とソー
ス電極４４が形成されてゲート電極１０に整合し（チャ
ネル絶縁層１９もゲート電極１０に自己整合するた
め）、よって完全自己整合ＴＦＴが形成されるよう、レ
ジスト・パターンに従ってエッチングされる。信号ライ
ン（データ・ライン）５０、コンデンサ電極５２、及び
他の全てのデバイスも同時に形成することができる。好
適実施例では、導電層２８のエッチングは湿式エッチン
グ・プロセスにより行われる。実施例によっては、エッ
チングにリン酸、酢酸、硝酸の混合物が用いられる。こ
れはアルミニウム、Ａｌ合金、モリブデンの各金属のＰ
ＡＮエッチングとして知られる。半導体層２４、半導体
１６のエッチングは、好適にはドライ・エッチングによ
り行われる。次にフォトレジスト層３０が除去される。
後の処理は従来と同様である。
【００２５】チャネル絶縁層（Istop）に対する自己整
合Ｓ／Ｄコンタクトのもう１つの方法をここで説明す
る。この実施例では、グレーレベル・マスクを使用して
チャネル絶縁層上の導体からレジストを除去する。この
方法は、図１乃至図８に関して述べたステップを含む。
合Ｓ／Ｄコンタクトのもう１つの方法をここで説明す
る。この実施例では、グレーレベル・マスクを使用して
チャネル絶縁層上の導体からレジストを除去する。この
方法は、図１乃至図８に関して述べたステップを含む。
【００２６】図１５を参照する。上マスク１３１を通し
たＵＶ露光によりフォトレジスト層１３０にパターンが
形成され、現像後、図９に示すように、ソース／ドレイ
ン３２（間にギャップなし）、信号ライン３４（または
データ・ライン）、コンデンサ電極パターン３６、及び
アクティブ・マトリックス・ディスプレイの一部になり
得る他の全てのデバイスのレジスト像またはパターンが
残る。本発明に従って、マスク１３１はチャネル絶縁層
１９に重なるグレースケールまたはグレーレベルのマス
ク部分１３３を含む。
たＵＶ露光によりフォトレジスト層１３０にパターンが
形成され、現像後、図９に示すように、ソース／ドレイ
ン３２（間にギャップなし）、信号ライン３４（または
データ・ライン）、コンデンサ電極パターン３６、及び
アクティブ・マトリックス・ディスプレイの一部になり
得る他の全てのデバイスのレジスト像またはパターンが
残る。本発明に従って、マスク１３１はチャネル絶縁層
１９に重なるグレースケールまたはグレーレベルのマス
ク部分１３３を含む。
【００２７】ここで、チャネル絶縁層１９上のフォトレ
ジストが薄くなるため、マスク部分１３３とチャネル絶
縁層１９間に細かい整合は必要ない。例えばグレーレベ
ル・マスク部分１３３はチャネル絶縁層１９を超えて両
側約２ミクロンは延びる。
ジストが薄くなるため、マスク部分１３３とチャネル絶
縁層１９間に細かい整合は必要ない。例えばグレーレベ
ル・マスク部分１３３はチャネル絶縁層１９を超えて両
側約２ミクロンは延びる。
【００２８】グレースケール部分１３３は、フォトレジ
スト層１３０の露光量をチャネル絶縁層１９上等、特定
の場所で少なくするために用いられる。このようにする
ことで、フォトレジスト層１３０は、このフォトレジス
ト層１３０の現像時、その全厚みをチャネル絶縁層１９
上の導電層２８から除去するには十分に露光される（図
１６参照）。これにより、パターンが形成されたレジス
ト像は、他の部分のレジストが現像後に除去される前に
チャネル絶縁層１９に重なる導電層２８上のレジストが
完全に除去されるよう露光される。
スト層１３０の露光量をチャネル絶縁層１９上等、特定
の場所で少なくするために用いられる。このようにする
ことで、フォトレジスト層１３０は、このフォトレジス
ト層１３０の現像時、その全厚みをチャネル絶縁層１９
上の導電層２８から除去するには十分に露光される（図
１６参照）。これにより、パターンが形成されたレジス
ト像は、他の部分のレジストが現像後に除去される前に
チャネル絶縁層１９に重なる導電層２８上のレジストが
完全に除去されるよう露光される。
【００２９】図１７を参照する。導電層２８とドープし
た半導体層２４は、ドレイン電極４２とソース電極４４
が形成されゲート電極１０と整合するよう（チャネル絶
縁層１９もゲート電極１０に自己整合するため）、よっ
て完全自己整合ＴＦＴが形成されるよう、レジスト・パ
ターンに従ってエッチングされる。信号ライン（データ
・ライン）５０、コンデンサ電極５２、及び他の全ての
デバイスも同時に形成することができる（図１４参
照）。好適実施例では、導電層２８のエッチングは湿式
エッチング・プロセスにより行われる。実施例によって
は、エッチングにリン酸、酢酸、硝酸の混合物が用いら
れる。これはアルミニウム、Ａｌ合金、モリブデンの各
金属のＰＡＮエッチングとして知られる。半導体層２
４、半導体層１６のエッチングは、好適にはドライ・エ
ッチングにより行われる。次にフォトレジスト層３０が
除去される。チャネル絶縁層１９のテーパ側導電層２８
からレジストをいくらか除去することさえ許容できる。
導電層２８と半導体層２４は、チャネル絶縁層１９上に
電気接続を形成せず、半導体層２４はチャネル絶縁層１
９のテーパ・エッジまで少しの距離延びる（図１７参
照）。後の処理は従来と同様である。
た半導体層２４は、ドレイン電極４２とソース電極４４
が形成されゲート電極１０と整合するよう（チャネル絶
縁層１９もゲート電極１０に自己整合するため）、よっ
て完全自己整合ＴＦＴが形成されるよう、レジスト・パ
ターンに従ってエッチングされる。信号ライン（データ
・ライン）５０、コンデンサ電極５２、及び他の全ての
デバイスも同時に形成することができる（図１４参
照）。好適実施例では、導電層２８のエッチングは湿式
エッチング・プロセスにより行われる。実施例によって
は、エッチングにリン酸、酢酸、硝酸の混合物が用いら
れる。これはアルミニウム、Ａｌ合金、モリブデンの各
金属のＰＡＮエッチングとして知られる。半導体層２
４、半導体層１６のエッチングは、好適にはドライ・エ
ッチングにより行われる。次にフォトレジスト層３０が
除去される。チャネル絶縁層１９のテーパ側導電層２８
からレジストをいくらか除去することさえ許容できる。
導電層２８と半導体層２４は、チャネル絶縁層１９上に
電気接続を形成せず、半導体層２４はチャネル絶縁層１
９のテーパ・エッジまで少しの距離延びる（図１７参
照）。後の処理は従来と同様である。
【００３０】本発明に従い、密度の異なるグレーレベル
・マスク領域でのグレーレベル露光は、プラズマ・エッ
チングやアッシングの有無にかかわらず、ディスプレイ
の異なる領域で、また異なるデバイスに対して行え、チ
ャネル絶縁層上の導電層上に残るレジストの厚みの違い
が補償される。グレーレベル・マスク領域の密度は、リ
ソグラフィ処理の後、厚みがほぼ一定の薄いフォトレジ
ストがチャネル絶縁層（Istop）上に残り、その後プラ
ズマ・エッチングにより除去されるよう調整することが
できる。リソグラフィ処理の後に薄いフォトレジスト層
をチャネル絶縁層上に残すことで、リソグラフィ処理の
バリエーションにより変化するのは、この層の厚みだけ
になり、デバイスが期待通りに機能しなくなることはな
い。
・マスク領域でのグレーレベル露光は、プラズマ・エッ
チングやアッシングの有無にかかわらず、ディスプレイ
の異なる領域で、また異なるデバイスに対して行え、チ
ャネル絶縁層上の導電層上に残るレジストの厚みの違い
が補償される。グレーレベル・マスク領域の密度は、リ
ソグラフィ処理の後、厚みがほぼ一定の薄いフォトレジ
ストがチャネル絶縁層（Istop）上に残り、その後プラ
ズマ・エッチングにより除去されるよう調整することが
できる。リソグラフィ処理の後に薄いフォトレジスト層
をチャネル絶縁層上に残すことで、リソグラフィ処理の
バリエーションにより変化するのは、この層の厚みだけ
になり、デバイスが期待通りに機能しなくなることはな
い。
【００３１】リソグラフィ処理は複雑であり、相互に関
連した多くのプロセス・ステップに依存し、一般にはス
ループット及び線幅を考慮して最適化されている。一
方、プラズマ・エッチングはかなり繰り返しの可能な１
回のステップであり、必要なプロセス制御性を達成する
上で採用しやすい場合がある。この方法では、必要に応
じて、チャネル絶縁層上に残ったフォトレジストの厚み
を測定し、適正量のレジストのみ除去するようエッチン
グ・プロセスを調整することもできる。
連した多くのプロセス・ステップに依存し、一般にはス
ループット及び線幅を考慮して最適化されている。一
方、プラズマ・エッチングはかなり繰り返しの可能な１
回のステップであり、必要なプロセス制御性を達成する
上で採用しやすい場合がある。この方法では、必要に応
じて、チャネル絶縁層上に残ったフォトレジストの厚み
を測定し、適正量のレジストのみ除去するようエッチン
グ・プロセスを調整することもできる。
【００３２】図１８を参照する。グレースケール・パタ
ーン１０２乃至１１０の例が示してある。グレーレベル
・マスクのフィーチャ・サイズは、使用される露光ツー
ルにより個別に解像されないサイズである。この例で
は、グレースケール・マスク部分３３（または１３３）
を通る光を制限するボックス・パターンを示している。
パーセント値は各パターン１０２乃至１１０を通る光の
量を示す。ここには正方形またはボックスを示している
が、他の形状も採用できる。例えば点、スリット、四角
形等を各パターンに採用することができる。パターン１
０２乃至１１０は、通過する光の量を制限し、現像後に
指定領域に残るレジストの量を増やす。グレースケール
密度を変えることで、現像後に残るレジスト厚みが変化
する。
ーン１０２乃至１１０の例が示してある。グレーレベル
・マスクのフィーチャ・サイズは、使用される露光ツー
ルにより個別に解像されないサイズである。この例で
は、グレースケール・マスク部分３３（または１３３）
を通る光を制限するボックス・パターンを示している。
パーセント値は各パターン１０２乃至１１０を通る光の
量を示す。ここには正方形またはボックスを示している
が、他の形状も採用できる。例えば点、スリット、四角
形等を各パターンに採用することができる。パターン１
０２乃至１１０は、通過する光の量を制限し、現像後に
指定領域に残るレジストの量を増やす。グレースケール
密度を変えることで、現像後に残るレジスト厚みが変化
する。
【００３３】また、除去するレジストの厚みに応じてグ
レースケール密度を変えることができる。例えば、チャ
ネルを長くする必要のある領域あるいはパターン密度が
大きい（コンポーネントやトランジスタの密度が高い
等）領域ではレジストを厚くすることができる。
レースケール密度を変えることができる。例えば、チャ
ネルを長くする必要のある領域あるいはパターン密度が
大きい（コンポーネントやトランジスタの密度が高い
等）領域ではレジストを厚くすることができる。
【００３４】本発明に従い、ピクセルＴＦＴのゲート電
極１０（図１）を形成するゲート導体（ゲート・ライ
ン）の領域は、ＴＦＴの最終設計長に従って選択され
る。従来の完全ではない自己整合プロセスでは、最小幅
は約１１μｍ付近であり、チャネル絶縁層上にＤ／Ｓ電
極の十分なオーバラップが可能になる。チャネル絶縁層
の最小幅は、バック露光プロセスの現像とエッチング・
バイアスに依存する。従来の自己整合ではないプロセス
では、露光プロセスで許容できる最小のギャップ・サイ
ズにも依存する。これは約２μｍ乃至約３μｍ付近であ
る。
極１０（図１）を形成するゲート導体（ゲート・ライ
ン）の領域は、ＴＦＴの最終設計長に従って選択され
る。従来の完全ではない自己整合プロセスでは、最小幅
は約１１μｍ付近であり、チャネル絶縁層上にＤ／Ｓ電
極の十分なオーバラップが可能になる。チャネル絶縁層
の最小幅は、バック露光プロセスの現像とエッチング・
バイアスに依存する。従来の自己整合ではないプロセス
では、露光プロセスで許容できる最小のギャップ・サイ
ズにも依存する。これは約２μｍ乃至約３μｍ付近であ
る。
【００３５】オーバレイ精度を考慮すると、従来の非自
己整合ＴＦＴの典型的な設計は、ゲート幅１１μｍ、チ
ャネル絶縁層幅８μｍ、チャネル絶縁層上のＳ／Ｄ間ギ
ャップ４μｍになる。つまりＳ／Ｄコンタクト領域（下
のゲートのエッジとチャネル絶縁層のベース・エッジの
間の領域）は両側で約１．５μｍである。
己整合ＴＦＴの典型的な設計は、ゲート幅１１μｍ、チ
ャネル絶縁層幅８μｍ、チャネル絶縁層上のＳ／Ｄ間ギ
ャップ４μｍになる。つまりＳ／Ｄコンタクト領域（下
のゲートのエッジとチャネル絶縁層のベース・エッジの
間の領域）は両側で約１．５μｍである。
【００３６】コンタクト領域を同じにし、本発明につい
て述べたような自己整合プロセスを用いる場合、Ｓ／Ｄ
コンタクト間の最小ギャップ・サイズは問題にならなく
なる。この制約だけをなくせば、ゲート幅約７μｍ、チ
ャネル絶縁層幅約４μｍが得られる。チャネル絶縁層上
のギャップのオーバレイは問題ないので、ＴＦＴのサイ
ズを縮小することができる。例えばＴＦＴは約２μｍに
まで縮小することができる。本発明に従い、この薄膜ト
ランジスタを約２ミクロン乃至約１０ミクロンの長さに
することも可能である。グレースケール・マスクだけを
使用すると（プラズマ・エッチング・ステップなし
等）、チャネル長約５．５ミクロンのデバイスが作製さ
れている。従来のチャネル長は８ミクロンである。
て述べたような自己整合プロセスを用いる場合、Ｓ／Ｄ
コンタクト間の最小ギャップ・サイズは問題にならなく
なる。この制約だけをなくせば、ゲート幅約７μｍ、チ
ャネル絶縁層幅約４μｍが得られる。チャネル絶縁層上
のギャップのオーバレイは問題ないので、ＴＦＴのサイ
ズを縮小することができる。例えばＴＦＴは約２μｍに
まで縮小することができる。本発明に従い、この薄膜ト
ランジスタを約２ミクロン乃至約１０ミクロンの長さに
することも可能である。グレースケール・マスクだけを
使用すると（プラズマ・エッチング・ステップなし
等）、チャネル長約５．５ミクロンのデバイスが作製さ
れている。従来のチャネル長は８ミクロンである。
【００３７】プロセス・ウィンドウが改良された完全自
己整合ＴＦＴを形成する方法の好適実施例（説明のため
の例であり限定的ではない）について述べたが、当業者
には、前記の内容から変形、変更が可能である。従っ
て、ここに開示した本発明の実施例には、特許請求の範
囲に示す本発明の範囲と主旨から逸脱せず変更を加える
ことができる。
己整合ＴＦＴを形成する方法の好適実施例（説明のため
の例であり限定的ではない）について述べたが、当業者
には、前記の内容から変形、変更が可能である。従っ
て、ここに開示した本発明の実施例には、特許請求の範
囲に示す本発明の範囲と主旨から逸脱せず変更を加える
ことができる。
【００３８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３９】（１）３層薄膜トランジスタ・デバイスの
高くなった領域のレジストを開口する方法であって、ゲ
ート電極に整合したチャネル絶縁層上に導電層を形成し
て、事実上平坦な周囲領域よりも高くなった部分を形成
するステップと、前記高くなった部分と前記周囲領域上
の前記導電層上にフォトレジスト層を形成するステップ
と、前記フォトレジストの現像後、前記高くなった部分
の上面と側面上では前記フォトレジストが除去され、前
記周囲領域には残るよう、グレースケールの光マスクを
使用して前記高くなった部分の上の前記フォトレジスト
に対する露光量を少なくすることにより、前記フォトレ
ジストにパターンを形成するステップと、前記フォトレ
ジストに従って前記導電層をエッチングし、前記チャネ
ル絶縁層と自己整合するソース／ドレインの電極を形成
するステップと、を含む、方法。 （２）前記フォトレジストに従った前記導電層のエッチ
ング・ステップは、前記導電層の湿式エッチングにより
前記ソース／ドレインの電極を形成するステップを含
む、前記（１）記載の方法。 （３）前記導電層は酸化インジウム・スズ、酸化インジ
ウム亜鉛、アルミニウム、モリブデン、クロム、タング
ステン、銅のうち少なくとも１つを含む、前記（１）記
載の方法。 （４）前記フォトレジスト層にパターンを形成するステ
ップは、前記フォトレジスト層にパターンを形成してデ
ータ・ラインとコンデンサ電極のうち少なくとも１つの
パターンを形成するステップを含む、前記（１）記載の
方法。 （５）グレースケールの光マスクを使用して前記フォト
レジストにパターンを形成するステップは、前記高くな
った部分より幅広い、前記フォトレジストを露光するグ
レースケール・ウィンドウを含むグレースケールの光マ
スクを使用して前記フォトレジストにパターンを形成す
るステップを含む、前記（１）記載の方法。 （６）前記薄膜トランジスタは、前記チャネル絶縁層下
に半導体層を含み、前記導電層を形成するステップは、
前記ソース／ドレインの電極及び前記半導体層間にオー
ミック・コンタクトを形成するステップを含む、前記
（１）記載の方法。 （７）前記チャネル絶縁層は前記ゲート電極に自己整合
する、前記（１）記載の方法。 （８）ソース／ドレインの電極が上絶縁体に自己整合す
る薄膜トランジスタを形成する方法であって、基板上に
半透明ゲート電極、該ゲート電極上に形成された第１誘
電層、該第１誘電層上に形成された半導体層、及び該半
導体層上に形成された第２誘電層を含む薄膜トランジス
タ構造を形成するステップと、前記第２誘電層から前記
ゲート電極と整合した上絶縁体を形成するステップと、
ドープした半導体層を付着し、該ドープした半導体層上
に導電層を付着するステップと、前記フォトレジストの
現像後、前記上絶縁体の上面には前記フォトレジストが
残らず、前記高くなった部分の側面の一部を含む隣接領
域には一定の厚みのレジストが残るよう、グレースケー
ルの光マスクを使用して前記上絶縁体上の前記フォトレ
ジストに対する露光量を少なくすることによって、前記
フォトレジストにパターンを形成してコンポーネントの
パターンを形成し、前記上絶縁体の上面を覆う全てのフ
ォトレジストを除去するステップと、前記上絶縁体に対
して自己整合するソース電極とドレイン電極が形成され
るよう、前記導電層と前記ドープした半導体層を前記フ
ォトレジストに対して選択的にエッチングするステップ
と、を含む、方法。 （９）前記導電層は酸化インジウム・スズ、酸化インジ
ウム亜鉛、アルミニウム、モリブデン、クロム、タング
ステン、銅のうち少なくとも１つを含む、前記（８）記
載の方法。 （１０）前記導電層のエッチング・ステップは、前記導
電層と前記ドープした半導体層に対してリン酸、酢酸、
硝酸の混合物で湿式エッチングを行うステップを含む、
前記（８）記載の方法。 （１１）前記フォトレジスト層にパターンを形成するス
テップは、前記フォトレジスト層にパターンを形成して
データ・ラインとコンデンサ電極のうち少なくとも１つ
のパターンを形成するステップを含む、前記（８）記載
の方法。 （１２）テーパ・エッジを持つ前記上絶縁体を形成する
ステップを含む、前記（８）記載の方法。 （１３）テーパ・エッジを持つ前記ゲート電極を形成す
るステップを含む、前記（８）記載の方法。 （１４）チャネル長約２ミクロン乃至１０ミクロンの前
記薄膜トランジスタを形成するステップを含む、前記
（８）記載の方法。 （１５）前記上絶縁体は前記ゲート電極に自己整合す
る、前記（８）記載の方法。 （１６）ソース／ドレインの電極が上絶縁体に自己整合
する薄膜トランジスタを形成する方法であって、半透明
ゲート電極を基板上に形成するステップと、第１誘電層
を前記ゲート電極と前記基板上に付着するステップと、
半導体層を前記第１誘電層上に付着するステップと、第
２誘電層を前記半導体層上に付着するステップと、第１
フォトレジストを前記第２誘電層上に付着し、該第１フ
ォトレジストを露光する光を遮るマスクとして前記ゲー
ト電極を用い、該第１フォトレジストにパターンを形成
するステップと、前記第２誘電層をエッチングして前記
ゲート電極と自己整合する前記第２誘電層の上絶縁体を
形成するステップと、前記第１フォトレジストを除去す
るステップと、ドープした半導体層を付着するステップ
と、前記ドープした半導体層上に導電層を付着するステ
ップと、前記導電層上に第２フォトレジストを形成する
ステップと、前記第２フォトレジストの現像後に、前記
上絶縁体の上面にはフォトレジストが残らず、前記高く
なった部分の両側の一部を含む隣接領域には一定の厚み
のレジストが残るよう、グレースケールの光マスクによ
り前記上絶縁体上の前記第２フォトレジストに対する露
光量を少なくすることによって、前記第２フォトレジス
トにパターンを形成してコンポーネントのパターンを形
成し、前記上絶縁体を覆うトランジスタ電極にパターン
を形成するステップと、前記上絶縁体に対して自己整合
するソース電極とドレイン電極が形成されるよう、前導
電層と前記ドープした半導体層を前記第２フォトレジス
トに対して選択的にエッチングするステップと、を含
む、方法。 （１７）前記導電層は酸化インジウム・スズ、酸化イン
ジウム亜鉛、アルミニウム、モリブデン、クロム、タン
グステン、銅のうち少なくとも１つを含む、前記（１
６）記載の方法。 （１８）前記導電層をエッチングするステップは、リン
酸、酢酸、硝酸の混合物で前記導電層の湿式エッチング
を行うステップを含む、前記（１６）記載の方法。 （１９）前記第２フォトレジスト層にパターンを形成す
るステップは、前記第２フォトレジスト層にパターンを
形成してデータ・ラインとコンデンサ電極のうち少なく
とも１つのパターンを形成するステップを含む、前記
（１６）記載の方法。 （２０）テーパ・エッジを持つ前記上絶縁体を形成する
ステップを含む、前記（１６）記載の方法。 （２１） テーパ・エッジを持つ前記ゲート電極を形成するステッ
プを含む、前記（１６）記載の方法。 （２２）チャネル長約２ミクロン乃至１０ミクロンの前
記薄膜トランジスタを形成するステップを含む、前記
（１６）記載の方法。
高くなった領域のレジストを開口する方法であって、ゲ
ート電極に整合したチャネル絶縁層上に導電層を形成し
て、事実上平坦な周囲領域よりも高くなった部分を形成
するステップと、前記高くなった部分と前記周囲領域上
の前記導電層上にフォトレジスト層を形成するステップ
と、前記フォトレジストの現像後、前記高くなった部分
の上面と側面上では前記フォトレジストが除去され、前
記周囲領域には残るよう、グレースケールの光マスクを
使用して前記高くなった部分の上の前記フォトレジスト
に対する露光量を少なくすることにより、前記フォトレ
ジストにパターンを形成するステップと、前記フォトレ
ジストに従って前記導電層をエッチングし、前記チャネ
ル絶縁層と自己整合するソース／ドレインの電極を形成
するステップと、を含む、方法。 （２）前記フォトレジストに従った前記導電層のエッチ
ング・ステップは、前記導電層の湿式エッチングにより
前記ソース／ドレインの電極を形成するステップを含
む、前記（１）記載の方法。 （３）前記導電層は酸化インジウム・スズ、酸化インジ
ウム亜鉛、アルミニウム、モリブデン、クロム、タング
ステン、銅のうち少なくとも１つを含む、前記（１）記
載の方法。 （４）前記フォトレジスト層にパターンを形成するステ
ップは、前記フォトレジスト層にパターンを形成してデ
ータ・ラインとコンデンサ電極のうち少なくとも１つの
パターンを形成するステップを含む、前記（１）記載の
方法。 （５）グレースケールの光マスクを使用して前記フォト
レジストにパターンを形成するステップは、前記高くな
った部分より幅広い、前記フォトレジストを露光するグ
レースケール・ウィンドウを含むグレースケールの光マ
スクを使用して前記フォトレジストにパターンを形成す
るステップを含む、前記（１）記載の方法。 （６）前記薄膜トランジスタは、前記チャネル絶縁層下
に半導体層を含み、前記導電層を形成するステップは、
前記ソース／ドレインの電極及び前記半導体層間にオー
ミック・コンタクトを形成するステップを含む、前記
（１）記載の方法。 （７）前記チャネル絶縁層は前記ゲート電極に自己整合
する、前記（１）記載の方法。 （８）ソース／ドレインの電極が上絶縁体に自己整合す
る薄膜トランジスタを形成する方法であって、基板上に
半透明ゲート電極、該ゲート電極上に形成された第１誘
電層、該第１誘電層上に形成された半導体層、及び該半
導体層上に形成された第２誘電層を含む薄膜トランジス
タ構造を形成するステップと、前記第２誘電層から前記
ゲート電極と整合した上絶縁体を形成するステップと、
ドープした半導体層を付着し、該ドープした半導体層上
に導電層を付着するステップと、前記フォトレジストの
現像後、前記上絶縁体の上面には前記フォトレジストが
残らず、前記高くなった部分の側面の一部を含む隣接領
域には一定の厚みのレジストが残るよう、グレースケー
ルの光マスクを使用して前記上絶縁体上の前記フォトレ
ジストに対する露光量を少なくすることによって、前記
フォトレジストにパターンを形成してコンポーネントの
パターンを形成し、前記上絶縁体の上面を覆う全てのフ
ォトレジストを除去するステップと、前記上絶縁体に対
して自己整合するソース電極とドレイン電極が形成され
るよう、前記導電層と前記ドープした半導体層を前記フ
ォトレジストに対して選択的にエッチングするステップ
と、を含む、方法。 （９）前記導電層は酸化インジウム・スズ、酸化インジ
ウム亜鉛、アルミニウム、モリブデン、クロム、タング
ステン、銅のうち少なくとも１つを含む、前記（８）記
載の方法。 （１０）前記導電層のエッチング・ステップは、前記導
電層と前記ドープした半導体層に対してリン酸、酢酸、
硝酸の混合物で湿式エッチングを行うステップを含む、
前記（８）記載の方法。 （１１）前記フォトレジスト層にパターンを形成するス
テップは、前記フォトレジスト層にパターンを形成して
データ・ラインとコンデンサ電極のうち少なくとも１つ
のパターンを形成するステップを含む、前記（８）記載
の方法。 （１２）テーパ・エッジを持つ前記上絶縁体を形成する
ステップを含む、前記（８）記載の方法。 （１３）テーパ・エッジを持つ前記ゲート電極を形成す
るステップを含む、前記（８）記載の方法。 （１４）チャネル長約２ミクロン乃至１０ミクロンの前
記薄膜トランジスタを形成するステップを含む、前記
（８）記載の方法。 （１５）前記上絶縁体は前記ゲート電極に自己整合す
る、前記（８）記載の方法。 （１６）ソース／ドレインの電極が上絶縁体に自己整合
する薄膜トランジスタを形成する方法であって、半透明
ゲート電極を基板上に形成するステップと、第１誘電層
を前記ゲート電極と前記基板上に付着するステップと、
半導体層を前記第１誘電層上に付着するステップと、第
２誘電層を前記半導体層上に付着するステップと、第１
フォトレジストを前記第２誘電層上に付着し、該第１フ
ォトレジストを露光する光を遮るマスクとして前記ゲー
ト電極を用い、該第１フォトレジストにパターンを形成
するステップと、前記第２誘電層をエッチングして前記
ゲート電極と自己整合する前記第２誘電層の上絶縁体を
形成するステップと、前記第１フォトレジストを除去す
るステップと、ドープした半導体層を付着するステップ
と、前記ドープした半導体層上に導電層を付着するステ
ップと、前記導電層上に第２フォトレジストを形成する
ステップと、前記第２フォトレジストの現像後に、前記
上絶縁体の上面にはフォトレジストが残らず、前記高く
なった部分の両側の一部を含む隣接領域には一定の厚み
のレジストが残るよう、グレースケールの光マスクによ
り前記上絶縁体上の前記第２フォトレジストに対する露
光量を少なくすることによって、前記第２フォトレジス
トにパターンを形成してコンポーネントのパターンを形
成し、前記上絶縁体を覆うトランジスタ電極にパターン
を形成するステップと、前記上絶縁体に対して自己整合
するソース電極とドレイン電極が形成されるよう、前導
電層と前記ドープした半導体層を前記第２フォトレジス
トに対して選択的にエッチングするステップと、を含
む、方法。 （１７）前記導電層は酸化インジウム・スズ、酸化イン
ジウム亜鉛、アルミニウム、モリブデン、クロム、タン
グステン、銅のうち少なくとも１つを含む、前記（１
６）記載の方法。 （１８）前記導電層をエッチングするステップは、リン
酸、酢酸、硝酸の混合物で前記導電層の湿式エッチング
を行うステップを含む、前記（１６）記載の方法。 （１９）前記第２フォトレジスト層にパターンを形成す
るステップは、前記第２フォトレジスト層にパターンを
形成してデータ・ラインとコンデンサ電極のうち少なく
とも１つのパターンを形成するステップを含む、前記
（１６）記載の方法。 （２０）テーパ・エッジを持つ前記上絶縁体を形成する
ステップを含む、前記（１６）記載の方法。 （２１） テーパ・エッジを持つ前記ゲート電極を形成するステッ
プを含む、前記（１６）記載の方法。 （２２）チャネル長約２ミクロン乃至１０ミクロンの前
記薄膜トランジスタを形成するステップを含む、前記
（１６）記載の方法。
【図１】本発明に従って基板にゲート電極が形成され、
一部作製された薄膜トランジスタを示す、図２の１−１
から見た断面図である。
一部作製された薄膜トランジスタを示す、図２の１−１
から見た断面図である。
【図２】本発明に従ってゲート電極が形成された基板を
示す、図１の一部作製された薄膜トランジスタの上面図
である。
示す、図１の一部作製された薄膜トランジスタの上面図
である。
【図３】本発明に従って第１誘電層、半導体層、第２誘
電層、及びフォトレジストが形成された図１の薄膜トラ
ンジスタの断面図である。
電層、及びフォトレジストが形成された図１の薄膜トラ
ンジスタの断面図である。
【図４】本発明に従い、ゲート電極をマスクとして用い
たバック露光とマスクを用いたフロント露光の組み合わ
せによりフォトレジストのパターンが形成された図３の
薄膜トランジスタの断面図である。
たバック露光とマスクを用いたフロント露光の組み合わ
せによりフォトレジストのパターンが形成された図３の
薄膜トランジスタの断面図である。
【図５】本発明に従い、第２誘電層のエッチングで自己
整合上絶縁部（Istop）が形成された、図６の５−５か
ら見た図４の薄膜トランジスタの断面図である。
整合上絶縁部（Istop）が形成された、図６の５−５か
ら見た図４の薄膜トランジスタの断面図である。
【図６】本発明に従い、第２誘電層のエッチングで自己
整合上絶縁部（Istop）が形成されたピクセルの上面図
である（簡略化のためゲート・ラインを示している）。
整合上絶縁部（Istop）が形成されたピクセルの上面図
である（簡略化のためゲート・ラインを示している）。
【図７】本発明に従い、ドープした半導体層と付着した
導電層を示す、図５の薄膜トランジスタの断面図であ
る。
導電層を示す、図５の薄膜トランジスタの断面図であ
る。
【図８】本発明に従い、第２フォトレジストを塗布し
た、図９の８−８から見た図７の薄膜トランジスタの断
面図である。
た、図９の８−８から見た図７の薄膜トランジスタの断
面図である。
【図９】第２フォトレジストを塗布し、自己整合上絶縁
部に重なるグレースケール・マスクでパターンを形成し
た、図８のピクセルの上面図である（簡略化のためゲー
ト・ラインを示している）。グレースケール・マスクの
位置は示しているが、得られたフォトレジスト・パター
ンは示していない。
部に重なるグレースケール・マスクでパターンを形成し
た、図８のピクセルの上面図である（簡略化のためゲー
ト・ラインを示している）。グレースケール・マスクの
位置は示しているが、得られたフォトレジスト・パター
ンは示していない。
【図１０】本発明に従い、グレースケール・マスクを使
用して第２フォトレジストを露光した、図８の薄膜トラ
ンジスタの断面図である。
用して第２フォトレジストを露光した、図８の薄膜トラ
ンジスタの断面図である。
【図１１】本発明に従い、グレースケール・マスクを使
用して露光した第２フォトレジストを現像した後に薄く
した第２フォトレジストを示す、図１０の薄膜トランジ
スタの断面図である。
用して露光した第２フォトレジストを現像した後に薄く
した第２フォトレジストを示す、図１０の薄膜トランジ
スタの断面図である。
【図１２】本発明に従い、均一エッチングにより第２フ
ォトレジストを薄くし、自己整合上絶縁体上の導体が露
出した、図１１の薄膜トランジスタの断面図である。
ォトレジストを薄くし、自己整合上絶縁体上の導体が露
出した、図１１の薄膜トランジスタの断面図である。
【図１３】本発明に従い、導体とドープした半導体層の
エッチングに用いた後に除去した第２フォトレジストを
示す、図１４の１３−１３から見た薄膜トランジスタの
断面図である。
エッチングに用いた後に除去した第２フォトレジストを
示す、図１４の１３−１３から見た薄膜トランジスタの
断面図である。
【図１４】本発明に従い、パターンの導体とドープした
半導体層のエッチングに用いた後に除去した第２フォト
レジストを示す、図１２のピクセルの上面図である（簡
略化のためゲート・ラインを示している）。
半導体層のエッチングに用いた後に除去した第２フォト
レジストを示す、図１２のピクセルの上面図である（簡
略化のためゲート・ラインを示している）。
【図１５】本発明に従い、グレースケール・マスクを使
用して露光した第２フォトレジストを示す、図８の薄膜
トランジスタの断面図である。
用して露光した第２フォトレジストを示す、図８の薄膜
トランジスタの断面図である。
【図１６】本発明に従い、グレースケール・マスクを使
用し、レジストの現像後に自己整合上絶縁体上の導体を
露光するため薄くした第２フォトレジストを示す、図１
５の薄膜トランジスタの断面図である。
用し、レジストの現像後に自己整合上絶縁体上の導体を
露光するため薄くした第２フォトレジストを示す、図１
５の薄膜トランジスタの断面図である。
【図１７】本発明に従い、導体とドープした半導体層を
エッチングするため用いた後に除去した第２フォトレジ
ストを示す、図１６の薄膜トランジスタの断面図であ
る。
エッチングするため用いた後に除去した第２フォトレジ
ストを示す、図１６の薄膜トランジスタの断面図であ
る。
【図１８】グレーレベルのパターンとフィーチャを示す
図である。フィーチャは、本発明に従って用いた露光ツ
ールにより個別に解像することはできない。
図である。フィーチャは、本発明に従って用いた露光ツ
ールにより個別に解像することはできない。
１０ ゲート電極
１２ 基板
１４ 誘電層
１６、２４ 半導体層
１９ 誘電層／チャネル絶縁体／Istop層
２８ 導電層
３０ レジスト
３１、１３１ マスク
３３、１３３ マスク部分
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１９Ａ
６１７Ｋ
21/30 ５０２Ｐ
５１４Ｃ
(72)発明者 木下 寿則
滋賀県草津市西草津２−３−31−34
(72)発明者 北原 洋明
滋賀県大津市青山３−13−10
(72)発明者 カイ・アール・シュルーペン
アメリカ合衆国10598、ニューヨーク州
ヨークタウン・ハイツ、カリフォルニ
ア・ロード 177
(56)参考文献 特開2001−127307（ＪＰ，Ａ)
特開 平11−307780（ＪＰ，Ａ)
特開 平10−163174（ＪＰ，Ａ)
特開 平４−75350（ＪＰ，Ａ)
特開 平２−161734（ＪＰ，Ａ)
特表 平４−505833（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
G02F 1/1368
Claims (14)
- 【請求項１】ゲート電極を基板上に形成するステップ
と、 第１誘電層を前記ゲート電極と前記基板上に付着するス
テップと、 半導体層を前記第１誘電層上に付着するステップと、 第２誘電層を前記半導体層上に付着するステップと、 第１フォトレジストを前記第２誘電層上に付着するステ
ップと、 前記ゲート電極を露光マスクとして前記第１フォトレジ
ストを露光することにより、前記ゲート電極と自己整合
する前記第１フォトレジストのパターンを形成するステ
ップと、 前記第１フォトレジストのパターンをマスクとして、前
記第２誘電層をエッチングすることにより、前記ゲート
電極と自己整合するチャネル絶縁層を形成するステップ
と、 前記第１フォトレジストのパターンを除去するステップ
と、 前記チャネル絶縁層と前記半導体層上にドープした半導
体層を付着するステップと、 前記ドープした半導体層上に導電層を付着するステップ
と、 前記導電層上に第２フォトレジストを形成するステップ
と、 グレースケールを含む光マスクにより、前記チャネル絶
縁層の上側の前記第２フォトレジストに対する露光量を
少なくすることによって、前記第２フォトレジストの現
像後に、前記チャネル絶縁層の上側には厚みの一部が除
去されたフォトレジストが残り、ソース／ドレイン電極
に対応する領域にはフォトレジストが残るように、前記
第２フォトレジストのパターンを形成するステップと、 前記第２フォトレジストのパターンに均一エッチングま
たはプラズマ・アッシングを行うことにより、前記チャ
ネル絶縁層の上側の第２フォトレジストを除去し、前記
導電層を露出するステップと、 前記第２フォトレジストのパターンをマスクとして、前
記導電層と前記ドープした半導体層を選択的にエッチン
グするステップと、 を含む、薄膜トランジスタを形成する方法。 - 【請求項２】前記導電層は、酸化インジウム・スズ、酸
化インジウム亜鉛、アルミニウム、モリブデン、クロ
ム、タングステン、銅のうち少なくとも１つを含む請求
項１記載の方法。 - 【請求項３】前記導電層をエッチングするステップは、
リン酸、酢酸、硝酸の混合物で湿式エッチングを行うス
テップを含む請求項１記載の方法。 - 【請求項４】前記第２フォトレジストのパターンを形成
するステップは、データ・ラインとコンデンサ電極のう
ち少なくとも１方用のパターンを形成するステップを含
む請求項１記載の方法。 - 【請求項５】前記チャネル絶縁層にテーパ・エッジを形
成するステップを含む請求項１記載の方法。 - 【請求項６】前記ゲート電極にテーパ・エッジを形成す
るステップを含む請求項１記載の方法。 - 【請求項７】前記薄膜トランジスタのチャネル長は、２
ミクロン乃至１０ミクロンである請求項１記載の方法。 - 【請求項８】ゲート電極を基板上に形成するステップ
と、 第１誘電層を前記ゲート電極と前記基板上に付着するス
テップと、 半導体層を前記第１誘電層上に付着するステップと、 第２誘電層を前記半導体層上に付着するステップと、 第１フォトレジストを前記第２誘電層上に付着するステ
ップと、 前記ゲート電極を露光マスクとして前記第１フォトレジ
ストを露光することにより、前記ゲート電極と自己整合
する前記第１フォトレジストのパターンを形成するステ
ップと、 前記第１フォトレジストのパターンをマスクとして、前
記第２誘電層をエッチングすることにより、前記ゲート
電極と自己整合するチャネル絶縁層を形成するステップ
と、 前記第１フォトレジストのパターンを除去するステップ
と、 前記チャネル絶縁層と前記半導体層上にドープした半導
体層を付着するステップと、 前記ドープした半導体層上に導電層を付着するステップ
と、 前記導電層上に第２フォトレジストを形成するステップ
と、 グレースケールを含む光マスクにより、前記チャネル絶
縁層及び前記チャネル絶縁層の周囲領域の上側の前記第
２フォトレジストに対する露光量を少なくすることによ
って、前記第２フォトレジストの現像後に、前記チャネ
ル絶縁層と前記チャネル絶縁層の周囲領域の上側にはフ
ォトレジストが残らず、ソース／ドレイン電極に対応す
る領域にはフォトレジストが残るように、前記第２フォ
トレジストのパターンを形成するステップと、 前記第２フォトレジストのパターンをマスクとして、前
記導電層と前記ドープした半導体層を選択的にエッチン
グするステップと、 を含む、薄膜トランジスタを形成する方法。 - 【請求項９】前記導電層は、酸化インジウム・スズ、酸
化インジウム亜鉛、アルミニウム、モリブデン、クロ
ム、タングステン、銅のうち少なくとも１つを含む請求
項８記載の方法。 - 【請求項１０】前記導電層をエッチングするステップ
は、リン酸、酢酸、硝酸の混合物で湿式エッチングを行
うステップを含む請求項８記載の方法。 - 【請求項１１】前記第２フォトレジストのパターンを形
成するステップは、データ・ラインとコンデンサ電極の
うち少なくとも１方用のパターンを形成するステップを
含む請求項８記載の方法。 - 【請求項１２】前記チャネル絶縁層にテーパ・エッジを
形成するステップを含む請求項８記載の方法。 - 【請求項１３】前記ゲート電極にテーパ・エッジを形成
するステップを含む請求項８記載の方法。 - 【請求項１４】前記薄膜トランジスタのチャネル長は、
２ミクロン乃至１０ミクロンである請求項８記載の方
法。
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|---|---|
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ID=24342872
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| KR100451569B1 (ko) * | 2002-05-18 | 2004-10-08 | 주식회사 하이닉스반도체 | 수소배리어막을 구비한 반도체 장치의 제조 방법 |
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|---|---|---|---|---|
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-
2000
- 2000-06-02 US US09/585,767 patent/US6429058B1/en not_active Expired - Lifetime
-
2001
- 2001-05-30 JP JP2001162425A patent/JP3484168B2/ja not_active Expired - Lifetime
Also Published As
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