JPH11202360A - 平面表示装置用アレイ基板、及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 表示装置用アレイ基板、及びその製造方法
において、画素電極(131)を構成するＩＴＯ膜が、ソー
ス電極(126b)の端縁(126c)上で段切れを起こすことがな
いものを提供する。 【解決手段】各画素に配されるＴＦＴ部分において、ソ
ース電極(126b)の画素電極側の端縁(126c)を円弧状に形
成し、この上に形成されるコンタクトホール(129)の画
素電極側の端縁(129c)が、この円弧状より少し外側に位
置するようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられるアレイ基板の製造方法に関す
る。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力等の利点から特に注目を
集めている。

【０００３】例えば、各表示画素毎にスイッチ素子が配
置された光透過型のアクティブマトリクス型の液晶表示
装置を例にとり説明する。アクティブマトリクス型液晶
表示装置は、アレイ基板と対向基板との間に配向膜を介
して液晶層が保持されて成っている。アレイ基板は、ガ
ラスや石英等の透明絶縁基板上に複数本の信号線と走査
線とが格子状に配置され、各交点部分にアモルファスシ
リコン（以下、ａ−Ｓｉ：Ｈと略称する。）等の半導体
薄膜を用いた薄膜トランジスタ（以下、ＴＦＴと略称す
る。）が接続されている。そしてＴＦＴのゲート電極は
走査線に、ドレイン電極は信号線にそれぞれ電気的に接
続され、さらにソース電極は画素電極を構成する透明導
電材料、例えばＩＴＯ(Indium-Tin-Oxide)に電気的に接
続されている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】ここで、通常、上記ゲート電極及び走査線
の上には、その上方の半導体層等とを絶縁するために、
酸化シリコンからなる第１ゲート絶縁膜が配されてお
り、さらに窒化シリコンからなる第２ゲート絶縁膜が配
されている。また、上記透明導電材料の層と信号線等の
金属配線層との間には、窒化シリコンからなる層間絶縁
膜が配されている。

【０００６】このようなアクティブマトリクス液晶表示
装置の製造コストを低減する上で、アレイ基板製造のた
めの工程数が多く、そのためアレイ基板のコスト比率が
高いという問題があった。

【０００７】そこで、特願平８−２６０５７２号におい
ては、画素電極を最上層に配置し、これに伴い信号線、
ソース、ドレイン電極と共に、半導体被膜等を同一のマ
スクパターンに基づいて一括してパターニングを行った
後、ソース電極と画素電極との接続用のコンタクトホー
ルの作製と共に、信号線や走査線の接続端を露出するた
めのコンタクトホールの作製を同時に行うことが提案さ
れている。これにより、少ないマスク数で生産性を向上
でき、しかも製造歩留まりを低下させることもない。

【０００８】しかし、上記のように、画素電極層の一部
がソース電極を覆う画素上置きタイプの場合、以下に説
明するような問題があった。

【０００９】図１１に、従来のアレイ基板における、ソ
ース電極と画素電極との接続不良の発生について、ＴＦ
Ｔ部分の模式的な縦断面図により示す。

【００１０】ＴＦＴのソース電極(126b)は、その上面に
配されるコンタクトホール(129)により、画素電極(131)
を構成するＩＴＯ膜と接続される。コンタクトホール(1
29)は、全体がソース電極(126b)上に配されるので、ソ
ース電極(126b)についての画素電極側の端縁(126c)は、
ソース電極(126b)の層と画素電極(131)の層との間の層
間絶縁膜(127)により覆われる。

【００１１】ソース電極(126b)及びドレイン電極を含む
上層金属配線のための金属として、モリブデン金属また
は、モリブデン金属を５５原子％（モル％）以上好まし
くは７０原子％以上含む合金が耐ヒロック性や、エッチ
ング残渣がないこと等において優れている。しかし、こ
のような金属を用いた場合には、図中に示されるよう
に、ソース電極(126b)の端縁(126c)がほぼ垂直に近い形
状ないしはオーバーハング形状にエッチングされること
があり、その結果、以下のような問題が生じることがあ
った。

【００１２】このような形状を有するソース電極(126b)
の端縁(126c)部分に対して、層間絶縁膜(127)が堆積さ
れた場合には、往々にしてボイド(128)が形成され、こ
れによりＩＴＯ膜がカバーしきれない部分が生じる。ま
た、ＩＴＯ膜パターニング工程中にこのボイド(128)に
滲み込んだエッチング液が、ＩＴＯ膜を腐蝕し、ＩＴＯ
膜の段切れを引き起こすことがある。

【００１３】上記の従来の技術のアレイ基板の製造工程
について、図１２〜１６を用いて、より詳細に説明す
る。ここでは、第１〜第５工程の説明を省略し、第６工
程から説明する。

【００１４】（１）第６工程 図１２に、第５工程終了後の状態を積層断面図で示す。
第６工程では、この上に、窒化シリコン膜から成る層間
絶縁膜(127)を堆積した後、第４のマスクパターンを用
いて露光、現像し、ソース電極(126b)に対応する領域の
一部の層間絶縁膜(127)を除去することにより、図１３
に示すように、コンタクトホール(129,163-166)を形成
する。

【００１５】図１４の平面図には、ソース電極電極用コ
ンタクトホール(129)を形成する際のオーバーエッチン
グ（サイドエッチングによる寸法拡大）について示す。
エッチング初期のコンタクトホール(129-0)は、レジス
トパターンに対応する位置及び寸法を有する。オーバー
エッチングにより拡大されるものの、通常の設計におい
ては、コンタクトホール(129)の端縁がソース電極の範
囲からはみ出ることがない。また、ソース電極(126b)
は、画素電極と接続する側の端縁(126c)（ドレイン電極
と接続する側以外の端縁）が３つの直線からなる。すな
わち、ソース電極(126b)は、画素電極に囲まれる部分
が、長方形部分の平面形状を有する。

【００１６】（２）第７工程 図１５の積層断面図、及び図１６の平面図には、ＩＴＯ
膜を堆積した後、パターニングにより画素電極(131)を
形成した様子を示す。

【００１７】

【発明が解決しようとする課題】そこで、本発明は、上
記問題点に鑑み、画素電極(131)を構成するＩＴＯ膜
が、ソース電極(126b)の端縁(126c)上で段切れを起こす
ことがない表示装置用アレイ基板、及びその製造方法を
提供するものである。

【００１８】

【課題を解決するための手段】請求項１記載の表示装置
用アレイ基板においては、基板上に配置される走査線
と、この上に配置される第１及び第２絶縁膜、この上に
配置される半導体膜、前記半導体膜に電気的に接続され
るソース電極及びドレイン電極とを含む薄膜トランジス
タと、前記ドレイン電極から導出されて前記走査線と略
直交する信号線と、この信号線と前記ソース電極及びド
レイン電極とを被覆する第３絶縁膜と、前記ソース電極
の上面の一部が露出するように前記第３絶縁膜に設けら
れたソース電極用コンタクトホールと、このソース電極
用コンタクトホールを覆う導電層を介して前記ソース電
極と電気的に接続される画素電極とを備えた表示装置用
アレイ基板において、前記ソース電極用コンタクトホー
ルが、前記画素電極と接続する側における前記ソース電
極の端縁を露出させるように形成され、前記端縁を直接
被覆する部分の前記導電層を介して、前記ソース電極と
前記画素電極とが接続されることを特徴とする。

【００１９】このような構成により、ソース電極の画素
電極側端縁がほぼ垂直ないしはややオーバーハング状で
あっても、絶縁膜の層によってこの部分にボイドが形成
されることがない。したがって、ソース電極の画素電極
側端縁におけるＩＴＯ膜の段切れやエッチング液の滲み
込みに起因する表示装置の点欠陥不良を防止することが
できる。

【００２０】請求項２記載の表示装置用アレイ基板にお
いては、請求項１記載のアレイ基板において、前記画素
電極と接続する側において、前記ソース電極の端縁が略
円弧状をなし、この略円弧状の端縁が、前記ソース電極
用コンタクトホールの略円形の端縁の内側に沿って近接
して配されていることを特徴とする。

【００２１】このような構成であると、所望のコンタク
トホールが、オーバーエッチングにより容易に製造でき
る。特には、第３絶縁膜（Pass-SiN）と第２絶縁膜（g-
SiN）のエッチングレート差を５倍以上することで、オ
ーバーエッチングによって、下方の絶縁膜が損傷される
ことを十分に防止することができる。

【００２２】請求項３記載の表示装置用アレイ基板にお
いては、請求項１記載のアレイ基板において、前記ソー
ス電極が、モリブデン、またはモリブデンを５５原子％
以上含む合金からなることを特徴とする。

【００２３】請求項４記載の表示装置用アレイ基板の製
造方法においては、基板上に配置される走査線を含む第
１導電層パターンを形成する工程と、この上に、第１及
び第２絶縁膜、及び、半導体膜を形成する工程と、前記
前記半導体膜に接続されて薄膜トランジスタを構成する
ソース電極及びドレイン電極と、前記ドレイン電極から
導出されて前記走査線に略直交する信号線とを含む第２
導電層パターンを形成する工程と、前記第２導電層パタ
ーンを被覆する第３絶縁膜を形成する工程と、前記ソー
ス電極の上面の一部が露出するよう前記第３絶縁膜にソ
ース電極用コンタクトホールを形成する工程と、前記ソ
ース電極用コンタクトホールにより前記ソース電極と電
気的に接続される画素電極を形成する工程とを備えた表
示装置用アレイ基板の製造方法において、前記ソース電
極用コンタクトホールを形成する工程において、このソ
ース電極用コンタクトホールが、レジストパターンにお
ける寸法から、サイドエッチングにより、前記ドレイン
電極から遠い側において前記ソース電極の端縁を含む寸
法まで拡大され、これにより、前記画素電極を形成する
工程において、前記ソース電極の端縁が前記画素電極を
形成する層によって直接被覆されることを特徴とする。

【００２４】このような構成により、ソース電極の端縁
におけるＩＴＯ膜の段切れやエッチング液の滲み込みに
起因する表示装置の点欠陥不良を防止することができ
る。

【００２５】請求項５記載の表示装置用アレイ基板の製
造方法においては、請求項４記載のアレイ基板の製造方
法において、アレイ基板の周縁部において、前記第１導
電層パターンに属する配線を露出させる第１コンタクト
ホールを形成する工程と、前記ソース電極用コンタクト
ホールを形成する工程と同時に、前記第１コンタクトホ
ールの外端縁に接する領域において前記第２絶縁層を取
り除くことにより、前記第２導電層パターンに属する配
線を露出させる第２コンタクトホールを形成する工程
と、前記画素電極を形成する工程と同時に、前記第１コ
ンタクトホールによって露出している前記第１導電層
と、前記第２コンタクトホールによって露出している前
記第２導電層とを、前記画素電極と同一の層により接続
する工程とを備えたことを特徴とする。

【００２６】上記構成により、アレイ基板の周縁部のコ
ンタクトホールについても、接続不良を確実に防止でき
るとともに、コンタクトホール形成の工程を簡略化する
ことができる。

【００２７】請求項６記載の表示装置用アレイ基板の製
造方法においては、請求項４又は５に記載のアレイ基板
の製造方法において、前記ソース電極用コンタクトホー
ル、又は、これとともに前記第２コンタクトホールを形
成する工程は、フッ化水素又はその塩を含有してなる単
一のエッチング液による単一のエッチング処理により行
われることを特徴とする。

【００２８】

【発明の実施の形態】＜アレイ基板の構成＞以下、本発
明の表示装置用アレイ基板の構成について図１から図
３、及び図９に基づいて説明する。

【００２９】図１は、アレイ基板(100)の概略平面図を
示すものであり、図中の下側が液晶表示装置の画面上側
に位置するものであって、図中下側から上側に向かって
走査線が順次選択されるものである。

【００３０】アレイ基板(100)は、ガラス基板(101)上に
配置される４８０本の走査線(111)を含み、各走査線(11
1)の一端は、ガラス基板(101)の一端辺(101a)側に引き
出され、斜め配線部(150)を経て走査線パッド(152)に電
気的に接続される。

【００３１】アレイ基板(100)は、ガラス基板(101)上に
走査線(111)と略直交する１９２０本の信号線(110)を含
み、各信号線(110)はガラス基板(101)の他の一端辺(101
b)側に引き出され、斜め配線部(160)を経て信号線パッ
ド(162)に電気的に接続される。

【００３２】走査線(111)と信号線(110)との交点部分近
傍には、ＴＦＴ(112)が配置されている。

【００３３】（１）ＴＦＴ部分の構造 ＴＦＴ(112)の積層構造について、図２の模式的な断面
斜視図を用いて説明する。

【００３４】ＴＦＴ(112)は、下層の金属配線である走
査線(111)をゲートとした逆スタガー型であって、上層
の金属配線である信号線(110)からの延在部分がドレイ
ン電極(126a)をなしており、チャネル部にチャネル保護
被膜(122)を有する。また、ＴＦＴ(112)は画素上置きタ
イプであって、ソース電極(126b)は、この上面を露出さ
せるように層間被覆絶縁膜(127)に設けられたコンタク
トホール(129)を介して、画素電極(131)と接続される。

【００３５】図に示すように、コンタクトホール(129)
についての画素電極と接続する側の端縁(129a)、すなわ
ち、ドレイン電極と接続する側以外の端縁は、対応する
ソース電極の端縁(126c)よりも少し外側にある。すなわ
ち、コンタクトホール(129)は、ソース電極(126b)の上
面から画素電極側へとはみ出して形成される。このた
め、コンタクトホール(129)の底面内には、ソース電極
についての、画素電極と接続する側の端縁(126c)が含ま
れ、これが底面内の段差部をなしている。

【００３６】したがって、ソース電極についての画素電
極と接続する側の端縁(126c)は、層間被覆絶縁膜(127)
に被覆されず、画素電極(131)を構成するＩＴＯ膜によ
ってのみ被覆されることとなる。なお、図に示されるよ
うに、ソース電極の画素電極接続側の端縁(126c)は、コ
ンタクトホールの円形領域に収まりやすいように、予
め、円弧状の平面形状に形成される。

【００３７】上記において、ＩＴＯ(Indium Tin Oxide)
は、層間被覆絶縁膜(127)にくらべて被覆充填性が格段
に優れるものである。したがって、ソース電極の端縁(1
26c)がほぼ垂直ないしはオーバーハング状であっても、
ソース電極の端縁(126c)に沿った部分で、ボイドが形成
されることがない。そのため、画素電極(131)を構成す
るＩＴＯ膜が、ソース電極の端縁(126c)上で段切れを起
こすことがない。

【００３８】（２）信号線側外周部の構造 信号線(110)の外周部付近の構造について、図１、図３
及び図９に基づいて説明する。

【００３９】図１に示すように、走査線(111)と同一工
程にて同一材料で形成される下層配線部(111b)が、各信
号線(110)に対応してガラス基板(101)の一端辺(101b)側
の信号線(110)の斜め配線部(160)及び信号線パッド(16
2)に配置されている。

【００４０】図９に示すように、斜め配線部(160)にお
いては、下層配線部(111b)の上には、２層の絶縁膜(11
5),(117)が配置されている。また、この２層の絶縁膜(1
15),(117)の上に、半導体被膜(119)、低抵抗半導体被膜
(123)及び信号線(110)から延在される上層配線部(125b)
が積層され、この上層配線部(125b)上には層間絶縁膜(1
27)が配置されている。

【００４１】斜め配線部(160)においては、信号線(110)
から延在される上層配線部(125b)と、走査線(111)と同
一工程にて同一材料で形成される下層配線部(111b)とが
積層配置され、この２層によって、斜め配線部(160)の
基部と信号線パッド(162)とを電気的に接続している。

【００４２】そのため、斜め配線部(160)において、上
層配線部(125b)または下層配線部(111b)の一方が断線し
ても、他方が接続されているため、斜め配線部(160)に
断線不良が生じることが軽減される。

【００４３】この斜め配線部(160)の基部、及び、信号
線パッド(162)においては、それぞれ、第２コンタクト
ホール(163)及び(165)が形成された領域中に第１コンタ
クトホール(164)及び(166)が形成されている。そして、
これらコンタクトホールの領域に、画素電極(131)と同
一工程にて同一材料のＩＴＯから形成される信号線接続
層(131b)が配されることによって、信号線(110)から延
在される上層配線部(125b)と下層配線部(111b)とが電気
的に接続されている。なお、第１コンタクトホール(16
4)及び(166)は、下層配線部(111b)の主表面の一部を露
出するように２層の絶縁膜(115),(117)、半導体被膜(11
9)、低抵抗半導体被膜(123)及び上層配線部(125b)を貫
通する開口であって、第２コンタクトホール(163)及び
(165)は上層配線部(125b)の主表面の一部を露出するよ
うに層間絶縁膜(127)を貫通する開口である。

【００４４】図３の縦断面斜視図に模式的に示すよう
に、第２コンタクトホール(163)の底面(163b)がドーナ
ツ状をなし、第１コンタクトホール(164)の外端縁(164
b)は、同時に、ドーナツ状の底面(163b)の内縁となって
いる。

【００４５】このように、第２コンタクトホールの形成
された領域中に第１コンタクトホールが配されるため、
コンタクトホール形成のための面積は、両コンタクトホ
ールを接続層(131b)により接続したものにおいての最小
面積とすることができる。

【００４６】また、接続層(131b)はＩＴＯからなるため
抵抗率が高いものの、第１コンタクトホールの底面にて
下層配線部(111b)を覆う接続層(131b)部分と、第２コン
タクトホールの底面にて上層配線部(125b)を覆う接続層
(131b)部分とは、単に第１コンタクトホールの段差面上
の接続層(131b)部分だけを介して結合されている。した
がって、接続層(131b)部分の配線長は最小限となる。し
かも、第１コンタクトホールの外縁の全周にわたってこ
のような接続が行われている。したがって、接続層(131
b)部分の抵抗によってクロストークといった表示不良が
引き起こされることがない。

【００４７】なお、走査線側外周部の構造は、上記に説
明した信号線付近の外周部の構造と同様である。

【００４８】本実施例においては、図１に示すように、
補助容量（Ｃｓ）が走査線の延在部(113)により形成さ
れるものとして説明しているが、走査線(111)と並行す
る補助容量線（Ｃｓ線）を配する構成とすることもでき
る。この場合、走査線(111)と同一工程にて同一材料よ
り形成される各補助容量線（Ｃｓ線）の一端又は両端
が、信号線(110)と同一工程にて同一材料より形成され
るＣｓ束ね線とコンタクトホールを介して接続される。
このコンタクトホールについても、上記で説明した、信
号線側外周部における構造と全く同様のものとすること
ができる。

【００４９】＜アレイ基板の製造工程＞次に、このアレ
イ基板(100)の製造工程について、図４から図９を参照
して詳細に説明する。下記の説明において、走査線付近
の外周部の製造工程は、信号線付近の外周部の製造工程
と全く同様であるので、省略する。

【００５０】（１）第１工程 ガラス基板(101)に、スパッタ法により、Ｍｏ−Ｗ膜
（モリブデン−タングステン合金膜）を３００ｎｍの膜
厚に堆積させる。

【００５１】この積層膜上に、フォトリソグラフィを用
いて走査線パターンと補助容量配線の一部を形成し、Ｃ
Ｆ₄／Ｏ₂系ＣＤＥでテーパー形状にドライエッチング
し、走査線と補助容量配線パターンを完成させる（第１
のパターニング）。

【００５２】これにより、ガラス基板(101)上に４８０
本の走査線(111)を作製すると共に、その一端辺(101a)
側において走査線(111)の斜め配線部(150)及び走査線パ
ッド(152)を構成する下層配線部(111a)、一端辺(101b)
において信号線(110)の斜め配線部(160)及び信号線パッ
ド(162)を構成する下層配線部(111b)をそれぞれ同時に
作製する。

【００５３】さらに、ＴＦＴ領域では走査線(111)と一
体で走査線(111)と直交する方向に導出されるゲート電
極を作製する。また、走査線(111)のパターニングの際
に走査線(111)と直交する方向に導出され、補助容量
（Ｃｓ）を形成するための延在領域(113)も同時に作製
しておく（図１参照）。

【００５４】（２）第２工程 第１工程の後、ガラス基板(101)を３００℃以上に加熱
した後、常圧プラズマＣＶＤ法により３５０ｎｍ厚の酸
化シリコン膜（ＳｉＯｘ膜）から成る第１ゲート絶縁膜
(115)を堆積した後、さらに減圧プラズマＣＶＤ法によ
り５０ｎｍ厚の窒化シリコン膜から成る第２ゲート絶縁
膜(117)、５０ｎｍ厚のａ−Ｓｉ：Ｈから成る半導体被
膜(119)及び２００ｎｍ厚の窒化シリコン膜から成るチ
ャネル保護被膜(121)を連続的に大気にさらすことなく
成膜する。

【００５５】ここで、窒化シリコン膜である第２ゲート
絶縁膜(117)を成膜する際には、減圧プラズマＣＶＤの
条件を、膜組成におけるケイ素（シリコン）元素に対す
る窒素元素の比（窒素／ケイ素の組成比Ｎ／Ｓｉ）が
１．５以上となるように調整する。

【００５６】ＳｉＯｘ膜の代わりに、ガラス基板(101)
を３００℃以上に加熱した後、熱ＣＶＤ法によるＳｉＯ
₂膜を用いてもよい。

【００５７】（３）第３工程 第２工程の後、走査線(111)をマスクとした裏面露光技
術により走査線(111)に自己整合的にチャネル保護被膜
(121)をパターニングし、さらにＴＦＴ領域に対応する
ように第２のマスクパターンを用いて露光し、現像、パ
ターニング（第２のパターニング）を経て、島状のチャ
ネル保護膜(122)を作製する。

【００５８】（４）第４工程 第３工程の後、図４に示すように、良好なオーミックコ
ンタクトが得られるように露出する半導体被膜(119)表
面をフッ酸（ＨＦ）系溶液で処理し、プラズマＣＶＤ法
により不純物としてリンを含む３０ｎｍ厚のｎ⁺ａ−Ｓ
ｉ：Ｈから成る低抵抗半導体被膜(123)を堆積し、３０
０ｎｍ厚のＭｏ膜（モリブデン膜）(125)をスパッター
により堆積する。

【００５９】（５）第５工程 第４工程の後、図５に示すように、第３のマスクパター
ンを用いて露光、現像した後、Ｍｏ膜(125)、低抵抗半
導体被膜(123)及び半導体被膜(119)についてのパターニ
ングを行う（第３のパターニング）。この際、Ｍｏ膜(1
25)は、リン酸、硝酸、酢酸及び水の混酸を用いたウエ
ットエッチングによりパターニングする。また、低抵抗
半導体被膜(123)及び半導体被膜(119)は、窒化シリコン
膜から成る第１ゲート絶縁膜(115)あるいは第２ゲート
絶縁膜(117)とチャネル保護膜(122)とのエッチング選択
比を制御することによって、プラズマエッチングにより
パターニングする。

【００６０】これにより、ＴＦＴ領域においては、ソー
ス電極(126b)とその下方の低抵抗半導体膜部分(124a)と
を一体に作製し、信号線(110)及びドレイン電極(126a)
とその下方の低抵抗半導体膜部分(124b)とを一体に作製
する。

【００６１】信号線パッド(162)及び斜め配線部(160)の
基部においては、下層配線部(111b)上に沿ってＭｏ膜(1
25)をパターニングして信号線(110)から延在される上層
配線部(125b)を形成すると共に、上層配線部(125b)に沿
って低抵抗半導体被膜(123)及び半導体被膜(119)を一括
してパターニングする。

【００６２】これと同時に、上述した第１コンタクトホ
ール(164),(166)に対応する領域の上層配線部(125b)、
低抵抗半導体被膜(123)及び半導体被膜(119)を貫通する
開口(164a),(166a)を作製する。

【００６３】ここでは、Ｍｏ膜(125)、低抵抗半導体被
膜(123)及び半導体被膜(119)のパターニングは、ウエッ
トエッチングとこれに続くドライエッチングとの連続工
程により行ったが、ドライエッチングのみ、又は、ウエ
ットエッチングのみにより行うこともできる。

【００６４】（６）第６工程 第５工程の後、この上に２００ｎｍ厚の窒化シリコン膜
から成る層間絶縁膜(127)を堆積する。

【００６５】ここで、層間絶縁膜(127)を成膜する際に
は、減圧プラズマＣＶＤの条件を、ケイ素に対する窒素
の元素比が１．２８以上となるように調整する。

【００６６】そして、第４のマスクパターンを用いて露
光、現像し、ソース電極(126b)に対応する領域の一部の
層間絶縁膜(127)を除去してコンタクトホール(129,164-
166)を形成する（第４のパターニング）。

【００６７】コンタクトホールを形成するためのエッチ
ング処理薬剤としては、フッ化水素系薬剤を用いる。特
に好ましいものとしては、フッ化水素−フッ化アンモニ
ウム緩衝液（バッファードフッ酸、ＢＨＦ）が挙げられ
る。バッファードフッ酸は、フッ化水素を６％、フッ化
アンモニウムを３０％含有する水溶液である。

【００６８】層間絶縁膜(127)と第２ゲート絶縁膜(117)
は共に窒化シリコンからなるが、層間絶縁膜(127)がバ
ッファードフッ酸によってエッチングされる速度は、第
２ゲート絶縁膜(117)のそれの約１０倍である。すなわ
ち、エッチング速度比が約１０倍である。これは、同じ
減圧ＣＶＤ法により成膜されても、成膜条件が異なり、
密度及び窒素／ケイ素の重量組成比が大きく異なること
に起因する。

【００６９】以下に、図６〜８を用いて、層間絶縁膜(1
27)にコンタクトホールを形成するエッチング工程につ
いて説明する。

【００７０】a. オーバーエッチング前（サイドエッチ
ングによる寸法拡大の前）まず、図６に、エッチングの
初期におけるＴＦＴ部分の積層断面構造を示す。

【００７１】この段階におけるコンタクトホールの大き
さは、上記のようにマスクパターンにしたがって形成さ
れたレジストパターンにおけるコンタクトホール部分と
ほぼ同一である。

【００７２】このとき、ソース電極部分におけるコンタ
クトホールの(129)は、その全体がソース電極(126b)の
領域内にある。すなわち、ソース電極(126b)についての
画素電極側の端縁(126c)は、層間絶縁膜(127)によって
被覆されたままである。

【００７３】一方、この時、信号線パッド(162)及び斜
め配線部(160)の基部においては、開口(164a),(166a)に
対応する第１及び第２ゲート絶縁膜(115),(117)と共に
層間絶縁膜(127)が一括して除去され、第１コンタクト
ホール(164),(166)が形成される（第４のパターニン
グ）。

【００７４】b. オーバーエッチング後（サイドエッチ
ングによる寸法拡大の後）次に、図７に、エッチング終
了後、すなわち、オーバーエッチング後におけるＴＦＴ
部分の積層断面構造を示す。

【００７５】オーバーエッチングにより各コンタクトホ
ールのサイズが拡大された後には、コンタクトホール(1
29)についての画素電極側の端縁(129a)が、ソース電極
(126b)についての画素電極側の端縁(126c)を超えて外側
に来ている。したがって、ソース電極(126b)についての
画素電極側の端縁(126c)には、層間絶縁膜(127)が残ら
ない。

【００７６】一方、この時、信号線パッド(162)及び斜
め配線部(160)の基部においては、第１コンタクトホー
ル(164),(166)を取り囲む領域の層間絶縁膜(127)が除去
され、第２コンタクトホール(163),(165)が形成され
る。

【００７７】図８は、オーバーエッチングについて模式
的に示すための、ＴＦＴ部分の平面図である。

【００７８】図に示すように、レジストパターンにおけ
るコンタクトホール部分の設計サイズと、オーバーエッ
チングの時間とを調整することにより、コンタクトホー
ルがソース電極の画素電極側の端縁(126c)を少し超える
ところまで拡大するようにされる。

【００７９】また、ソース電極についての画素電極と接
続する側の端縁(126c)は、略円弧状に形成され、略円形
のコンタクトホール(129)の端縁の内側に沿って近接し
て配されている。

【００８０】図８に示すような平面配置であるため、オ
ーバーエッチングのための時間は、最小限とすることが
でき、また、オーバーエッチング中にゲート絶縁膜(11
9)を損傷することもない。

【００８１】（７）第７工程 第６工程の後、図９に示すように、この上に４０ｎｍ厚
のＩＴＯ膜を基板温度２３０℃でスパッターにより堆積
し、第５のマスクパターンを用いて露光、現像した後、
画素電極(131)を作製するパターニングを行う（第５の
パターニング）。ＩＴＯ膜のパターニングは、ウエット
エッチングであってもドライエッチングであってもかま
わない。

【００８２】図９中に示すように、上記第６工程で形成
されたコンタクトホール(129)により、ソース電極(126
b)の上面の一部を被覆してこれと接続されるＩＴＯ膜(1
31a)は、ソース電極の画素電極側の端縁(126c)、及び、
これとコンタクトホール(129)の画素電極側の端縁(129
a)との間の谷部を直接被覆するＩＴＯ膜を介して、画素
電極(131)に接続される。

【００８３】同時に、信号線パッド(162)及び斜め配線
部(160)の基部においては、図９に示すように、第２コ
ンタクトホール(163),(165)及び第１コンタクトホール
(164),(166)の領域を覆うようにパッチ状の接続層(131
b)を形成する。これにより信号線(110)と信号線接続パ
ッド(162)とは、下層配線部(111b)と上層配線部(125b)
の２層構造の斜め配線部(160)により電気的に接続され
る。

【００８４】図１０の平面図には、画素電極作成後のＴ
ＦＴ部分について模式的に示す。既に説明したように、
画素電極側におけるソース電極の円弧状端縁よりコンタ
クトホールの端縁が外側に位置する。

【００８５】上記実施例においては、半導体被膜(119)
をａ−Ｓｉ：Ｈで構成する場合について説明したが、多
結晶シリコン膜等であっても全く同様である。また、ア
レイ基板の周縁領域に信号線パッド(162)及び走査線パ
ッド(152)パッド(152),(162)が備えられるものとして説
明したが、アレイ基板の周縁領域に駆動回路部を一体に
形成し、この駆動回路部への入力接続部を形成したもの
であっても良い。

【００８６】＜具体的な実施例＞ （１）オーバーエッチングについての設計 レジストパターンにおけるコンタクトホールの設計サイ
ズ及びエッチング時間の調整についての具体例を挙げれ
ば以下のようである。

【００８７】a. 第４のパターニング（第６工程）のた
めのレジストパターンにおけるコンタクトホールの画素
電極側の円弧状端縁が、第３のパターニング（第５工
程）のためのレジストパターンにおけるソース電極の画
素電極側の円弧状端縁より４μｍ内側となるように、そ
れぞれのマスクパターンを調整する。

【００８８】b. 上記第５工程において、ソース電極を
形成する第３のパターニングの際、サイドエッチングが
０．７５μｍである。

【００８９】c. 上記第６工程において、コンタクトホ
ールのサイドエッチングの速度が、１．８μｍ／ｍｉｎ
となるようにエッチング条件を設定し、１２０秒間エッ
チングを行う。例えば、層間被覆絶縁膜(127)に対し
て、バッファードフッ酸を２８℃で用いる。

【００９０】上記a.〜c.の結果、画素電極側における、
コンタクトホールの端縁からソース電極の端縁までの距
離は、以下のようになる。

【００９１】４μｍ−０．７５μｍ−（１．８μｍ×１
２０／６０）＝−０．３５μｍすなわち、コンタクトホ
ールの端縁がソース電極の端縁より０．３５μｍだけ外
側に位置することとなる。

【００９２】（２）ＩＴＯ膜の形成とパターニング d. 上記第７工程において、４０ｎｍ厚のＩＴＯ膜を基
板温度２３０℃でスパッターにより堆積し露光、現像し
た後、２６％濃度の塩酸（２６％ＨＣｌ・ａｑ）を液温
３７℃で１２０秒間吹き付けるスプレーエッチングによ
り、画素電極(131)を作製する。

【００９３】（３）点欠点不良の検査 e. アレイ基板製造工程に関する最終検査を、上記のよ
うに製造されたアレイ基板について行ったところ、ソー
ス電極の端縁におけるＩＴＯ膜の段切れやエッチング液
の滲み込みによる点欠陥不良は全く観察されなかった。

【００９４】

【発明の効果】以上に述べたように本発明によれば、画
素電極のパターン等における段切れの発生を防止するこ
とができ、これにより製品不良を低減させることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例のアレイ基板の一部概略平面
図である。

【図２】実施例のアレイ基板のＴＦＴ部におけるコンタ
クトホール形成領域の積層構造について示す模式的な断
面斜視図である。

【図３】実施例のアレイ基板の接続パッド部におけるコ
ンタクトホール形成領域の積層構造について示す模式的
な断面斜視図である。

【図４】図１〜３に示す実施例のアレイ基板を製造する
際の、第４工程終了後における積層断面図である。

【図５】図１〜３に示す実施例のアレイ基板を製造する
際の、第５工程終了後における積層断面図である。

【図６】図１〜３に示す実施例のアレイ基板を製造する
際の、第６工程のエッチング初期における積層断面図で
ある。

【図７】図１〜３に示す実施例のアレイ基板を製造する
際の、第６工程のオーバーエッチング後における積層断
面図である。

【図８】実施例のアレイ基板を製造する際の、オーバー
エッチングついて模式的に示すための、ＴＦＴ部分の平
面図である。

【図９】図１〜３に示す実施例のアレイ基板を製造する
際の、第７工程終了後における積層断面図である。

【図１０】図９の状態についてさらに説明するための、
図８と同様の平面図である。

【図１１】従来の技術のアレイ基板のＴＦＴ部における
コンタクトホール形成領域の積層構造について示す模式
的な縦断面図である。

【図１２】図１１に示す従来のアレイ基板を製造する際
の、第５工程終了後における積層断面図である。

【図１３】図１１に示す従来のアレイ基板を製造する際
の、第６工程終了後における積層断面図である。

【図１４】従来のアレイ基板を製造する際の、オーバー
エッチングついて模式的に示すための、ＴＦＴ部分の平
面図である。

【図１５】図１１に示す従来のアレイ基板を製造する際
の、第７工程終了後における積層断面図である。

【図１６】図１５の状態についてさらに説明するため
の、図１４と同様の平面図である。

【符号の説明】

１１０ 信号線（Ｍｏ膜） １１１ 走査線（Ｍｏ−Ｗ膜） １１２ 薄膜トランジスタ（ＴＦＴ） １１３ 走査線の延在領域 １１５ 第１ゲート絶縁膜（ＳｉＯｘ） １１７ 第２ゲート絶縁膜（ＳｉＮ） １１９ 半導体被膜（ａ−Ｓｉ：Ｈ） １２３ 低抵抗半導体被膜（ｎ⁺ａ−Ｓｉ：Ｈ） １２６ａ ドレイン電極（Ｍｏ膜） １２６ｂ ソース電極（Ｍｏ膜） １２６ｃ ソース電極の画素電極側における円弧状端
縁 １２７ 層間絶縁膜（パッシベーション膜、Ｓｉ
Ｎ） １３１ 画素電極（ＩＴＯ膜） １３１ａ ソース電極に被覆、接続されるＩＴＯ膜 １３１ｂ 接続部 １２９ ソース電極と画素電極との接続用のコンタ
クトホール １２９ａ コンタクトホールの画素電極接続側の端縁 １５３，１５５ 走査線パッド用第１コンタクトホール １５４，１５６ 走査線パッド用第２コンタクトホール １６３，１６５ 信号線パッド用第１コンタクトホール １６４，１６６ 信号線パッド用第２コンタクトホール

Claims (6)

【特許請求の範囲】
1. 【請求項１】基板上に配置される走査線と、 この上に配置される第１及び第２絶縁膜、この上に配置
   される半導体膜、前記半導体膜に電気的に接続されるソ
   ース電極及びドレイン電極とを含む薄膜トランジスタ
   と、 前記ドレイン電極から導出されて前記走査線と略直交す
   る信号線と、 この信号線と前記ソース電極及びドレイン電極とを被覆
   する第３絶縁膜と、 前記ソース電極の上面の一部が露出するように前記第３
   絶縁膜に設けられたソース電極用コンタクトホールと、 このソース電極用コンタクトホールを覆う導電層を介し
   て前記ソース電極と電気的に接続される画素電極とを備
   えた表示装置用アレイ基板において、 前記ソース電極用コンタクトホールが、前記画素電極と
   接続する側における前記ソース電極の端縁を露出させる
   ように形成され、 前記端縁を直接被覆する部分の前記導電層を介して、前
   記ソース電極と前記画素電極とが接続されることを特徴
   とする表示装置用アレイ基板。
2. 【請求項２】請求項１記載のアレイ基板において、 前記画素電極と接続する側において、前記ソース電極の
   端縁が略円弧状をなし、 この略円弧状の端縁が、前記ソース電極用コンタクトホ
   ールの略円形の端縁の内側に沿って近接して配されてい
   ることを特徴とする表示装置用アレイ基板。
3. 【請求項３】請求項１記載のアレイ基板において、 前記ソース電極が、モリブデン、またはモリブデンを５
   ５原子％以上含む合金からなることを特徴とする表示装
   置用アレイ基板。
4. 【請求項４】基板上に配置される走査線を含む第１導電
   層パターンを形成する工程と、 この上に、第１及び第２絶縁膜、及び、半導体膜を形成
   する工程と、 前記前記半導体膜に接続されて薄膜トランジスタを構成
   するソース電極及びドレイン電極と、前記ドレイン電極
   から導出されて前記走査線に略直交する信号線とを含む
   第２導電層パターンを形成する工程と、 前記第２導電層パターンを被覆する第３絶縁膜を形成す
   る工程と、 前記ソース電極の上面の一部が露出するよう前記第３絶
   縁膜にソース電極用コンタクトホールを形成する工程
   と、 前記ソース電極用コンタクトホールにより前記ソース電
   極と電気的に接続される画素電極を形成する工程とを備
   えた表示装置用アレイ基板の製造方法において、 前記ソース電極用コンタクトホールを形成する工程にお
   いて、このソース電極用コンタクトホールが、レジスト
   パターンにおける寸法から、サイドエッチングにより、
   前記画素電極と接続する側において前記ソース電極の端
   縁を含む寸法まで拡大され、 これにより、前記画素電極を形成する工程において、前
   記ソース電極の端縁が前記画素電極を形成する層によっ
   て直接被覆されることを特徴とする表示装置用アレイ基
   板の製造方法。
5. 【請求項５】請求項４記載のアレイ基板の製造方法にお
   いて、 アレイ基板の周縁部において、前記第１導電層パターン
   に属する配線を露出させる第１コンタクトホールを形成
   する工程と、 前記ソース電極用コンタクトホールを形成する工程と同
   時に、前記第１コンタクトホールの外端縁に接する領域
   において前記第２絶縁層を取り除くことにより、前記第
   ２導電層パターンに属する配線を露出させる第２コンタ
   クトホールを形成する工程と、 前記画素電極を形成する工程と同時に、前記第１コンタ
   クトホールによって露出している前記第１導電層と、前
   記第２コンタクトホールによって露出している前記第２
   導電層とを、前記画素電極と同一の層により接続する工
   程とを備えたことを特徴とする表示装置用アレイ基板の
   製造方法。
6. 【請求項６】請求項４又は５に記載のアレイ基板の製造
   方法において、 前記ソース電極用コンタクトホール、又は、これととも
   に前記第２コンタクトホールを形成する工程は、フッ化
   水素又はその塩を含有してなる単一のエッチング液によ
   る単一のエッチング処理により行われることを特徴とす
   る表示装置用アレイ基板の製造方法。