KR20170059363A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 소자의 제조 방법은, 기판 상에 제 1 방향으로 연장하는 활성 패턴들을 정의하는 제 1 트렌치들을 형성하는 단계, 제 2 방향으로 제 1 폭을 갖고 제 1 방향으로 연장하는 제 1 마스크 패턴들을 형성하는 단계, 제 2 방향으로 제 2 폭을 갖고 제 1 방향으로 연장하는 제 2 마스크 패턴을 형성하는 단계, 그리고 제 1 마스크 패턴들과 제 2 마스크 패턴을 이용하여 상기 활성 패턴들을 식각하여 활성 영역을 부분적으로 정의하는 제 2 트렌치를 형성하는 단계를 포함할 수 있다.

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 좀 더 상세하게는 반도체 기판 상에 형성되는 테이퍼드 형태(tapered shape)의 활성 영역의 코너 라운딩(corner rounding)을 방지하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가하고 회로의 구성이 복잡해짐에 따라, 트랜지스터들이 배치되는 PMOS 영역과 NMOS 영역과 같은 활성 영역의 형태 또한 다양해지고 있다. 그 결과, 기존의 사각형 일색이었던 활성 영역의 형태에서 벗어나 다각형의 활성 영역을 형성하려는 많은 시도가 있다. 그러나, 다각형 형태의 활성 영역에 존재하는 모서리는 레이아웃 설계 당시에 의도했던 것과는 달리 정확하게 형성되지 않고, 모서리가 둥글게 되는 코너 라운딩(corner rounding)이 발생할 수 있다.
이러한 코너 라운딩은 실제 반도체 설계 공정에서 심각한 오류를 발생시킨다. 즉, 둥근 모서리의 활성 영역 부근에 배치되는 스탠다드 셀은 동작하지 않을 수 있으며, 또는 다른 스탠다드 셀 또는 도전 라인 등과 쇼트가 발생할 수도 있다. 따라서, 길이 방향으로 폭이 변하는 테이퍼드 형태(tapered shape)의 활성 영역을 형성하는데 있어서, 코너 라운딩이 발생하지 않도록 하는 것은 매우 중요하다.
본 발명의 기술적 사상은 반도체 기판 상에 형성되는 테이퍼드 형태의 활성 영역의 코너 라운딩을 방지하는 반도체 소자의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은, 기판 상에 제 1 방향으로 연장하는 활성 패턴들을 정의하는 제 1 트렌치들을 형성하는 단계, 상기 제 1 트렌치들을 채우는 제 1 절연막들을 형성하는 단계, 상기 제 1 방향에 수직인 제 2 방향으로 제 1 폭을 갖고, 상기 제 1 방향으로 연장하는 제 1 마스크 패턴들을 형성하는 단계, 상기 제 2 방향으로 제 2 폭을 갖고, 상기 제 1 방향으로 연장하는 제 2 마스크 패턴을 형성하는 단계, 상기 제 1 마스크 패턴들과 상기 제 2 마스크 패턴을 이용하여 상기 활성 패턴들 및 상기 제 1 절연막을 식각하는 제 1 식각 공정을 실행하여, 활성 영역을 부분적으로 정의하는 제 2 트렌치를 형성하는 단계, 그리고, 상기 제 2 트렌치를 채우는 제 2 절연막을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 제 2 마스크 패턴은 상기 제 1 마스크 패턴들 각각과 평면적 관점에서 부분적으로 중첩되도록 형성될 수 있다.
예를 들어, 상기 방법은 상기 제 1 마스크들의 모서리들과 상기 제 2 마스크의 모서리들 중 상기 제 1 마스크들과 상기 제 2 마스크가 평면적 관점에서 서로 중첩되지 않는 영역에 존재하는 코너 라운딩을 식각하고, 그리고 상기 부분적으로 정의된 활성 영역을 식각하여 PMOS 영역과 NMOS 영역을 정의하기 위한 커팅 패턴을 형성하는 단계, 상기 커팅 패턴을 이용하여 상기 코너 라운딩과 상기 부분적으로 정의된 활성 영역을 식각하는 제 2 식각 공정을 실행하여, 상기 PMOS 영역과 상기 NMOS 영역을 정의하는 제 3 트렌치를 형성하는 단계, 그리고 상기 제 3 트렌치를 채우는 제 3 절연막을 형성하는 단계를 더 포함할 수 있다.
예를 들어, 상기 제 2 방향을 따라 상기 PMOS 영역과 상기 NMOS 영역을 가로지르는 게이트 전극을 형성하는 단계, 그리고 상기 게이트 전극의 양 측면의 상기 활성 패턴의 상부에 소스 및 드레인 패턴들을 형성하는 단계를 더 포함할 수 있다.
예를 들어, 상기 제 2 폭은 상기 제 1 폭보다 클 수 있다.
예를 들어, 상기 제 1 마스크 패턴은 상기 제 2 마스크 패턴이 형성되기 전에 형성되거나 또는 상기 제 2 마스크 패턴이 형성된 후에 형성될 수 있다.
예를 들어, 상기 제 2 마스크 패턴은 상기 제 1 마스크 패턴들과 중첩되지 않고 상기 제 1 마스크 패턴들 각각과 접하도록 형성될 수 있다.
예를 들어, 상기 제 1 마스크 패턴들과 상기 제 2 마스크 패턴은 상기 기판으로부터 동일한 레벨에 형성될 수 있다.
예를 들어, 상기 방법은 상기 제 1 마스크들의 모서리들과 상기 제 2 마스크의 모서리들 중, 상기 제 1 마스크들 각각과 상기 제 2 마스크가 서로 접하지 않는 영역에 존재하는 코너 라운딩을 식각하기 위한 커팅 패턴을 형성하는 단계, 상기 커팅 패턴을 이용하여 상기 코너 라운딩을 식각하는 제 2 식각 공정을 실행하여, 상기 활성 영역을 정의하는 제 3 트렌치를 형성하는 단계, 그리고 상기 제 3 트렌치를 채우는 제 3 절연막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 기판 상에 제 1 방향으로 연장하는 활성 패턴들을 정의하는 제 1 트렌치들을 형성하는 단계, 상기 제 1 트렌치들을 채우는 제 1 절연막들을 형성하는 단계, 상기 제 1 방향에 수직인 제 2 방향으로 제 1 폭을 갖고, 상기 제 1 방향으로 연장하는 제 1 마스크 패턴을 형성하는 단계, 상기 제 2 방향으로 제 2 폭을 갖고, 상기 제 1 방향으로 연장하는 제 2 마스크 패턴을 형성하는 단계, 상기 제 1 마스크 패턴과 상기 제 2 마스크 패턴을 이용하여 상기 활성 패턴들 및 상기 제 1 절연막을 식각하는 제 1 식각 공정을 실행하여, 활성 영역을 부분적으로 정의하는 제 2 트렌치를 형성하는 단계, 그리고 상기 제 2 트렌치를 채우는 제 2 절연막을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 제 2 마스크 패턴은 상기 제 1 마스크 패턴과 평면적 관점에서 부분적으로 중첩되도록 배치될 수 있다.
예를 들어, 상기 방법은 상기 제 1 마스크의 모서리들과 상기 제 2 마스크의 모서리들 중, 상기 제 1 마스크와 상기 제 2 마스크가 서로 중첩되지 않는 영역에 존재하는 코너 라운딩을 식각하기 위한 커팅 패턴을 형성하는 단계, 상기 커팅 패턴을 이용하여 상기 코너 라운딩을 식각하는 제 2 식각 공정을 실행하여, 상기 활성 영역을 정의하는 제 3 트렌치를 형성하는 단계, 그리고 상기 제 3 트렌치를 채우는 제 3 절연막을 형성하는 단계를 더 포함할 수 있다.
예를 들어, 상기 제 2 마스크 패턴은 상기 제 1 마스크 패턴과 평면적 관점에서 중첩되지 않고 상기 제 1 마스크 패턴과 접하도록 형성될 수 있다.
예를 들어, 상기 제 1 마스크 패턴과 상기 제 2 마스크 패턴은 상기 기판으로부터 동일한 레벨에 형성될 수 있다.
예를 들어, 상기 방법은 상기 제 1 마스크의 모서리들과 상기 제 2 마스크의 모서리들 중, 상기 제 1 마스크와 상기 제 2 마스크가 서로 접하지 않는 영역에 존재하는 코너 라운딩을 식각하기 위한 커팅 패턴을 형성하는 단계, 상기 커팅 패턴을 이용하여 상기 코너 라운딩을 식각하는 제 2 식각 공적을 실행하여, 상기 활성 영역을 정의하는 제 3 트렌치를 형성하는 단계, 그리고 상기 제 3 트렌치를 채우는 제 3 절연막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 반도체 기판 상에 형성되는 테이퍼드 형태의 활성 영역의 코너 라운딩을 방지하는 반도체 소자의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 평면도이다.
도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b 및 11b는 도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a 의 A-A'선에 따른 단면도들이다.
도 2c, 3c, 4c, 5c, 6c, 7c, 8c, 9c, 10c 및 11c는 도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a 의 B-B'선에 따른 단면도들이다.
도 2d, 3d, 4d, 5d, 6d, 7d, 8d, 9d, 10d 및 10d는 도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a 의 C-C'선에 따른 단면도들이다.
도 12는 본 발명의 실시 예에 따른 반도체 소자의 평면도이다.
도 13 내지 도 17은 도 12에 도시된 반도체 소자를 제조하는 방법을 개략적으로 보여주는 평면도들이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로(directly) 연결되거나, 결합 되거나, 또는 인접하는 것을 의미할 수 있고, 또는 다른 요소 또는 층을 사이에 두고 간접적으로(indirectly) 연결되거나, 결합 되거나, 또는 인접하는 것을 의미할 수 있다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 나열된 요소들의 하나 또는 그 이상의 가능한 조합들을 포함할 것이다.
비록 "제 1", "제 2" 등의 용어가 여기서 다양한 요소를 설명하기 위해 사용될 수 있다 하더라도, 이들 요소는 이 용어들에 의해 한정되지 않는다. 이 용어들은 단지 다른 것들로부터 하나의 구성요소를 구별하기 위해 사용될 수 있다. 따라서, 본 명세서에서 사용된 제 1 구성요소, 구간, 층과 같은 용어는 본 발명의 사상을 벗어나지 않는 범위 내에서 제 2 구성요소, 구간, 층 등으로 사용될 수 있다.
본 명세서에서 설명되는 용어는 단지 특정한 실시 예를 설명하기 위한 목적으로 사용되며, 그것에 한정되지 않는다. "하나의"와 같은 용어는 달리 명백하게 지칭하지 않으면 복수의 형태를 포함하는 것으로 이해되어야 한다. "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 배제하지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 평면도이다. 도 1을 참조하면, 반도체 소자는 기판(100) 상에 형성된 활성 영역(즉, PMOS 영역(PR)과 NMOS 영역(NR))을 포함할 수 있다. 예를 들어, PMOS 영역과 NMOS 영역은 사각형이 아닌 다각형의 형태로 형성될 수 있다. 도면에 도시된 PMOS 영역과 NMOS 영역의 형태는 단지 예시적인 것이고, 이해를 돕기 위한 것이며, 이에 한정되지 않는다.
일반적으로, 반도체 제조 공정의 해상도가 증가함에 따라, 활성 영역의 모서리는 직각의 형태로 형성되지 않는다. 즉, 활성 영역의 모서리에는 라운딩 현상(즉, 코너 라운딩)이 발생할 수 있으며, 이는 도면에 CR1 내지 CR3으로 도시되었다. 특히, 제 1 방향(D1)에 따라 그 폭의 길이가 s1에서 s2로 증가하거나 또는 s2에서 s1으로 감소하는 테이퍼드 형태(tapered shape)의 활성 영역을 형성하고자 하는 경우, 코너 라운딩은 더욱 문제될 수 있다.
그러나, 본 발명의 실시 예에 따르면, 활성 영역을 형성할 때 코너 라운딩이 발생하지 않는다. 좀 더 구체적으로 설명하면, 활성 영역의 모서리에 발생할 수 있는 코너 라운딩(예를 들어, CR1)은 별도의 커팅 마스크(미도시)를 이용하여 제거한다. 그리고, 활성 영역 중 그 폭의 길이가 변하는 부분에 발생할 수 있는 코너 라운딩(예를 들어, 폭의 길이가 s1에서 s2로 변하는 지점인 CR2, 및 폭의 길이가 s2에서 s1으로 변하는 지점인 CR3)은 적어도 2 개의 마스크를 이용하여 활성 영역을 형성함으로써 제거할 수 있다. 반도체 소자의 구체적인 제조 방법에 대해서는 도 2 이하를 참조하여 상세하게 설명하기로 한다.
도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b 및 11b는 도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a 의 A-A'선에 따른 단면도들이다. 도 2c, 3c, 4c, 5c, 6c, 7c, 8c, 9c, 10c 및 11c는 도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a 의 B-B'선에 따른 단면도들이다. 그리고, 도 2d, 3d, 4d, 5d, 6d, 7d, 8d, 9d, 10d 및 10d는 도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a 의 C-C'선에 따른 단면도들이다.
도 2a 내지 도 2d를 참조하면, 기판(100)을 패터닝하여 활성 패턴들(AP)이 형성될 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 SOI(Silicon On Insulator) 기판일 수 있다. 활성 패턴들(AP)은 기판(100)의 상면을 따라 제 2 방향(D2)으로 연장되는 라인 또는 바 형태를 가질 수 있다.
활성 패턴들(AP)을 형성하는 것은, 기판(100)의 상부를 식각하여 활성 패턴들(AP)을 정의하는 제 1 트렌치들(TR1)을 형성하는 것을 포함할 수 있다. 제1 트렌치들(TR1)의 깊이는 활성 패턴들(AP)의 폭보다 클 수 있다.
제 1 트렌치들(TR1)을 형성하는 것은 기판(100) 상에 마스크 막(110)을 형성한 후, 이를 식각 마스크로 사용하여 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 예를 들어, 마스크 막(110)은 서로 식각 선택성을 가지면서 차례로 적층되는 복수의 층들을 포함할 수 있다. 마스크 막(110)은 실리콘 질화막을 포함할 수 있다. 예를 들어, 마스크 막(110)을 형성하기 전에, 기판(100) 상에 버퍼 막(105)이 형성될 수 있다. 예를 들어, 버퍼 막(105)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
도 3a 내지 도 3d를 참조하면, 제 1 트렌치들(TR1)을 채우는 제 1 절연막(112)이 형성될 수 있다. 제 1 절연막(112)은 마스크 막(110)의 상면들이 노출되도록 형성될 수 있다. 예를 들어, 제 1 절연막(112)은 실리콘 산화막을 포함할 수 있다. 예를 들어, 제 1 절연막(112)은 FCVD (Flowable Chemical Vapor Deposition) 산화막일 수 있다. 제 1 절연막(112)을 형성하는 것은, 기판(100)의 전면 상에 제 1 절연막(112)을 증착한 후, 마스크 막(110)이 노출될 때까지 이를 평탄화하는 것을 포함할 수 있다.
제 1 마스크 패턴들(MA1)이 제 1 절연막(112) 상에 형성될 수 있다. 제 1 마스크 패턴들(MA1)은 제 2 방향(D2)으로 연장되는 라인 또는 바 형태를 가질 수 있다. 제 1 마스크 패턴들(MA1)은 제 2 방향(D2)에 수직인 제 1 방향(D1)을 따라 배치될 수 있다.
제 1 마스크 패턴들(MA1) 각각은 적어도 하나의 활성 패턴(AP)과 수직적으로 중첩될 수 있다. 비록 도면에는 제 1 마스크 패턴들(MA1) 각각이 하나의 활성 패턴(AP)과 수직적으로 중첩되는 것으로 도시되었으나, 둘 이상의 활성 패턴(AP)들과 수직적으로 중첩될 수도 있다. 그리고, 비록 도면에는 제 1 마스크 패턴들(MA1) 각각이 하나의 활성 패턴(AP) 전부와 중첩되는 것으로 도시되었으나, 제 1 마스크 패턴들(MA1) 각각은 활성 패턴(AP) 일부와 중첩될 수도 있다. 예를 들어, 제 1 마스크 패턴들(MA1) 각각은 서로 식각 선택성을 가지면서 차례로 적층되는 복수의 층들을 포함할 수 있다. 제 1 마스크 패턴들(MA1)은 포토레지스트 패턴들을 이용하여 형성될 수 있다.
더미 막(115)이 마스크 막(110)과 제 1 절연막(112) 상에 형성될 수 있다. 더미 막(115)을 형성하는 것은 마스크 막(110), 제 1 절연 막(112), 및 제 1 마스크 패턴들(MA1)을 덮은 더미 막을 형성한 후, 제 1 마스크 패턴들(MA1)이 드러나도록 이를 평탄화하는 것을 포함할 수 있다.
제 2 마스크 패턴(MA2)이 더미 막(115) 상에 형성될 수 있다. 제 2 마스크 패턴(MA2)은 제 1 방향(D1)으로 연장하도록 배치될 수 있다. 제 2 마스크 패턴(MA2)은 제 1 마스크 패턴들(MA1)과 일부 중첩되도록 배치될 수 있다. 제 2 마스크 패턴(MA2)이 형성된 후, 더미 막(115)은 선택적으로 제거될 수 있다. 제 1 마스크 패턴들(MA1)과 제 2 마스크 패턴(MA2)이 중첩되는 부분에는 도면에 도시된 바와 같이 모서리(R2)가 형성된다. 하나의 마스크 패턴을 이용하지 않고, 복수의 마스크 패턴들(MA1 및 MA2)을 이용하여 식각 공정이 수행되기 때문에, 앞서 도 1에서 설명한 바와 같은 코너 라운딩이 방지될 수 있다.
도 3a 내지 도 3d에 도시된 실시 예에서는, 복수의 마스크 패턴들(MA1 및 MA2)이 서로 다른 층에 형성되는 것이 도시되었다. 그러나, 복수의 마스크 패턴들(MA1 및 MA2)은 동일한 층에 형성될 수도 있다. 이에 대해서는 도 4a 내지 4d에서 상세하게 설명될 것이다.
도 4a 내지 도 4d를 참조하면, 제 1 트렌치들(TR1)을 채우는 제 1 절연막(112)이 형성될 수 있다. 제 1 절연막(112)은 마스크 막(110)의 상면들이 노출되도록 형성될 수 있다. 예를 들어, 제 1 절연막(112)은 실리콘 산화막을 포함할 수 있다. 예를 들어, 제 1 절연막(112)은 FCVD (Flowable Chemical Vapor Deposition) 산화막일 수 있다. 제 1 절연막(112)을 형성하는 것은, 기판(100)의 전면 상에 제 1 절연막(112)을 증착한 후, 마스크 막(110)이 노출될 때까지 이를 평탄화하는 것을 포함할 수 있다.
제 1 마스크 패턴들(MA1)이 제 1 절연막(112) 상에 형성될 수 있다. 제 1 마스크 패턴들(MA1)은 제 2 방향(D2)으로 연장되는 라인 또는 바 형태를 가질 수 있다. 제 1 마스크 패턴들(MA1)은 제 2 방향(D2)에 수직인 제 1 방향(D1)을 따라 배치될 수 있다.
제 1 마스크 패턴들(MA1) 각각은 적어도 하나의 활성 패턴(AP)과 수직적으로 중첩될 수 있다. 비록 도면에는 제 1 마스크 패턴들(MA1) 각각이 하나의 활성 패턴(AP)과 수직적으로 중첩되는 것으로 도시되었으나, 둘 이상의 활성 패턴(AP)들과 수직적으로 중첩될 수도 있다. 그리고, 비록 도면에는 제 1 마스크 패턴들(MA1) 각각이 하나의 활성 패턴(AP) 전부와 중첩되는 것으로 도시되었으나, 제 1 마스크 패턴들(MA1) 각각은 활성 패턴(AP) 일부와 중첩될 수도 있다. 예를 들어, 제 1 마스크 패턴들(MA1) 각각은 서로 식각 선택성을 가지면서 차례로 적층되는 복수의 층들을 포함할 수 있다. 제 1 마스크 패턴들(MA1)은 포토레지스트 패턴들을 이용하여 형성될 수 있다.
제 2 마스크 패턴(MA2)이 제 1 절연막(112) 상에 형성될 수 있다. 제 2 마스크 패턴(MA2)은 제 1 방향(D1)으로 연장하도록 배치될 수 있다. 이 경우, 제 2 마스크 패턴(MA2)은 제 1 마스크 패턴들(MA1)과 중첩되지 않도록 형성될 수 있다. 다만, 제 2 마스크 패턴(MA2)은 제 1 마스크 패턴들(MA1)과 서로 인접하도록 형성될 수 있다. 제 1 마스크 패턴(MA1)과 제 2 마스크 패턴(MA2)가 서로 인접하는 부분에는 도면에 도시된 바와 같이 모서리(R2)가 형성된다. 하나의 마스크 패턴을 이용하지 않고, 복수의 마스크 패턴들(MA1 및 MA2)을 이용하여 식각 공정이 수행되기 때문에, 코너 라운딩이 방지될 수 있다.
도 5a 내지 도 5d를 참조하면, 제 1 식각 공정을 수행하여, 예비 핀 구조체들(p_FS1 및 p_FS2) 및 PMOS 영역(PR)과 NMOS 영역(NR)을 정의하는 제 2 트렌치(TR2)가 형성될 수 있다. 제 1 식각 공정은, 제 1 마스크 패턴들(MA1) 및 제 2 마스크 패턴(MA2)을 식각 마스크로 하여 마스크 막(110), 버퍼 막(105), 활성 패턴들(AP) 및 제 1 절연막(112)을 식각하는 것을 포함할 수 있다. 제 1 식각 공정의 결과, 예비 핀 구조체들(p_FS1 및 p_FS2)이 형성될 수 있다. 예를 들어, PMOS 영역 상에 형성되는 예비 핀 구조체(p_FS1)는 활성 패턴(AP1) 및 활성 패턴(AP1) 양측에 배치된 한 쌍의 제 1 소자 분리 패턴들(ST1)을 포함할 수 있다. 그리고, NMOS 영역 상에 형성되는 예비 핀 구조체(p_FS2)는 활성 패턴(AP2) 및 활성 패턴(AP2) 양측에 배치된 한 쌍의 제 1 소자 분리 패턴들(ST1)을 포함할 수 있다.
제 1 식각 공정 동안, 제 1 마스크 패턴들(MA1) 및 제 2 마스크 패턴(MA2)에 의해 노출되는 활성 패턴들(AP)은 제거될 수 있다. 또한, 제 1 마스크 패턴들(MA1) 및 제 2 마스크 패턴(MA2)에 의해 노출되는 제 1 절연막(112)의 일부가 제거될 수 있다. 제 1 절연막(112)의 일부 및 활성 패턴들(AP)이 제거됨으로써, PMOS 영역(PR)과 NMOS 영역(NR)을 부분적으로 정의하는 제 2 트렌치(TR2)가 형성될 수 있다. 그리고, 제 1 절연막(112)의 일부 및 활성 패턴들(AP)이 제거됨으로써, PMOS 영역 상의 예비 핀 구조체(p_FS1)와 NMOS 영역 상의 예비 핀 구조체(p_FS2)가 추가로 정의될 수 있다.
본 발명의 실시 예에 따르면, 복수의 마스크 패턴들(MA1 및 MA2)을 이용하여 식각 공정이 수행되기 때문에, 제 1 마스크 패턴들(MA1)과 제 2 마스크 패턴(MA2)가 중첩되는 부분에 형성되는 모서리(예를 들어, R2)에는 코너 라운딩이 발생하지 않는다. 다만, 제 1 마스크 패턴들(MA1)의 모서리(예를 들어, R1)에는 코너 라운딩이 여전히 발생할 수 있다. 이를 제거하는 방법에 대해서는 도 6a 이하에서 상세하게 설명하기로 한다.
도 6a 내지 도 6d를 참조하면, 제 1 마스크 패턴들(MA1) 및 2 마스크 패턴(MA2)이 제거될 수 있다.
제 2 트렌치(TR2)를 채우는 제 2 절연막(125)이 형성될 수 있다. 제 2 절연막(125)은 마스크 막(110)의 상면이 노출되도록 형성될 수 있다. 예를 들어, 제 2 절연막(125)은 실리콘 산화막을 포함할 수 있다. 제 2 절연막(125)은 고밀도플라즈마(HDP) 산화막, TEOS (TetraEthylOrthoSilicate), PE-TEOS (Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS (O3-Tetra Ethyl Ortho Silicate), USG (Undoped Silicate Glass), PSG (PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG (BoroPhosphoSilicate Glass), FSG (Fluoride Silicate Glass), 및 SOG (Spin On Glass) 중 적어도 하나를 포함할 수 있다.
예를 들어, 제 2 절연막(125)을 형성하는 것은, 기판(100)의 전면 상에 제 2 절연막(125)을 증착한 후, 마스크 막(110)이 노출될 때까지 이를 평탄화하는 것을 포함할 수 있다.
도 7a 내지 도 7d를 참조하면, 커팅 패턴(CP)이 마스크 막(110), 제 1 소자 분리 패턴들(ST1), 및 제 2 절연막(125) 상에 형성될 수 있다. 커팅 패턴(CP)은 도면에 도시된 바와 같이 커팅하고자 하는 부분이 드러나도록 형성될 수 있다. 예를 들어, 제 1 커팅 영역(cutting1)에 드러난 코너 라운딩은 제 2 식각 공정을 통하여 제거될 것이다. 그리고 제 2 커팅 영역(cutting2)에 드러난 활성 패턴(AP)들과 제 1 소자 분리 패턴들(ST1)이 제거됨으로써 PMOS 영역(PR)과 NMOS 영역(NR)이 분리될 수 있다.
예를 들어, 커팅 패턴(CP)은 서로 식각 선택성을 가지면서 차례로 적층되는 복수의 층들을 포함할 수 있다. 커팅 패턴(CP)은 포토레지스트 패턴들을 이용하여 형성될 수 있다.
도 8a 내지 도 8d를 참조하면, 제 2 식각 공정을 수행하여, PMOS 영역(PR)과 NMOS 영역(NR)을 정의하는 제 3 트렌치(TR3)가 형성될 수 있다. 앞서 제 1 식각 공정에 의해, PMOS 영역(PR)과 NMOS 영역(NR)이 부분적으로 정의되었으나, 제 3 식각 공정을 통하여 PMOS 영역(PR)과 NMOS 영역(NR)이 완전하게 정의될 수 있다. 제 2 식각 공정은, 커팅 패턴(CP)을 식각 마스크로 하여 마스크 막(110), 버퍼 막(105), 활성 패턴들(AP) 및 제 1 절연막(112)을 식각하는 것을 포함할 수 있다.
제 2 식각 공정 동안, 커팅 패턴(CP)에 의해 노출되는 활성 패턴들(AP)은 제거될 수 있다. 또한, 커팅 패턴(CP)에 의해 노출되는 제 1 절연막(112)의 일부가 제거될 수 있다. 제 1 절연막(112)의 일부 및 활성 패턴들(AP)이 제거됨으로써, PMOS 영역(PR)과 NMOS 영역(NR)을 완전하게 정의하는 제 3 트렌치(TR3)가 형성될 수 있다.
도 9a 내지 도 9d를 참조하면, 커팅 패턴(CP)이 제거될 수 있다.
제 3 트렌치(TR3)를 채우는 제 3 절연막(135)이 형성될 수 있다. 제 3 절연막(135)은 마스크 막(110)의 상면이 노출되도록 형성될 수 있다. 예를 들어, 제 3절연막(125)은 실리콘 산화막을 포함할 수 있다. 제 3 절연막(135)은 고밀도플라즈마(HDP) 산화막, TEOS (TetraEthylOrthoSilicate), PE-TEOS (Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS (O3-Tetra Ethyl Ortho Silicate), USG (Undoped Silicate Glass), PSG (PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG (BoroPhosphoSilicate Glass), FSG (Fluoride Silicate Glass), 및 SOG (Spin On Glass) 중 적어도 하나를 포함할 수 있다.
예를 들어, 제 3 절연막(135)을 형성하는 것은, 기판(100)의 전면 상에 제 3 절연막(135)을 증착한 후, 마스크 막(110)이 노출될 때까지 이를 평탄화하는 것을 포함할 수 있다.
도 10a 내지 도 10d를 참조하면, 잔류하는 마스크 막(110)이 제거될 수 있다. 그리고, 제 2 절연막(125)의 상부가 제거되어 제 2 소자 분리 패턴(ST2)이 형성될 수 있으며, 제 3 절연막(135)의 상부가 제거되어 제 3 소자 분리 패턴(ST3)이 형성될 수 있다. 제 2 절연막(125) 및 제 3 절연막(135)의 상부가 제거될 때, 제 1 소자 분리 패턴들(ST1)의 상부들 및 상기 버퍼 막(105)이 함께 제거되어, 활성 패턴들(AP1 및 AP2)의 상부들(FN)이 노출될 수 있다.
예를 들어, 제 2 절연막(125) 및 제 3 절연막(135)의 상부, 제 1 소자 분리 패턴들(ST1)의 상부들 및 버퍼 막(105)을 제거하는 것은 건식 식각 공정을 포함할 수 있다. 건식 식각 공정은 실리콘 산화막에 대한 식각 선택성이 있는 공정일 수 있다.
도 11a 내지 11d를 참조하면, PMOS 영역(PR) 상에, 기판(100)과 수직 방향으로 돌출된 제 1 핀 구조체(FS1)가 형성될 수 있고, NMOS 영역(NR) 상에, 기판(100)과 수직 방향으로 돌출된 제 2 핀 구조체(FS2)가 형성될 수 있다.
제 1 핀 구조체(FS1)는, 제 1 하부 패턴(LP1), 제 1 하부 패턴(LP1)의 상면에 수직 방향으로 돌출된 복수의 제 1 활성 패턴들(AP1), 및 제 1 활성 패턴들(AP1) 각각의 양 측벽들을 덮는 제 1 소자 분리 패턴들(ST1)을 포함할 수 있다.
활성 패턴들(AP1 및 AP2) 상에, 활성 패턴들(AP1 및 AP2)과 교차하여 제 1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제 2 방향(D2)으로 서로 이격될 수 있다. 활성 패턴들(AP1 및 AP2)과 각각의 게이트 전극들(GE) 사이에 게이트 절연 패턴(GI)이 제공될 수 있다. 게이트 전극들(GE) 각각의 양측에 게이트 스페이서들(GS)이 제공될 수 있다. 게이트 전극들(GE) 각각의 상면을 덮는 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극들(GE) 사이의 제 1 활성 패턴들(AP1)의 상부에 제 1 소스/드레인 패턴들(SD1)이 각각 제공될 수 있다. 게이트 전극들(GE) 사이의 제 2 활성 패턴들(AP2)의 상부에 제 2 소스/드레인 패턴들(SD2)이 각각 제공될 수 있다. 예를 들어, 제 1 소스/드레인 패턴들(SD1)은 p형의 도전형을 가질 수 있고, 제 2 소스/드레인 패턴들(SD2)은 n형의 도전형을 가질 수 있다. 예를 들어, 제 1 소스/드레인 패턴들(SD1)은 SiGe층을 포함할 수 있고, 제 2 소스/드레인 패턴들(SD2)은 Si층 또는 SiC층을 포함할 수 있다.
기판(100) 상에, 게이트 전극들(GE), 제 1 소스/드레인 패턴들(SD1) 및 제 2 소스/드레인 패턴들(SD2), 그리고 제 1 소자 분리 패턴들(ST1), 제 2 소자 분리 패턴들(ST2), 및 제 3 소자 분리 패턴(ST3)을 덮는 층간 절연막(140)이 배치될 수 있다. 비록 도시되진 않았지만, 소스/드레인 콘택들이 더 제공될 수 있다. 소스/드레인 콘택들은 층간 절연막(170)을 관통하여, 제 1 소스/드레인 패턴들(SD1) 및 제 2 소스/드레인 패턴들(SD2)과 각각 전기적으로 연결될 수 있다.
앞서 도 1 내지 도 11d에서는, 본 발명의 실시 예에 따라 형성된 테이퍼드 형태의 활성 영역에 형성되는 핀펫의 예시적인 제조 방법이 설명되었다. 그러나, 설명된 핀펫의 제조 방법은 이에 한정되지 않으며, 다양한 방법으로 제조될 수 있다. 뿐만 아니라, 앞서 도 1 내지 도 11d에서는 복수의 마스크 패턴들(MA1 및 MA2)과 하나의 커팅 패턴(CP)을 사용하여 반도체 소자를 제조하는 방법이 설명되었으나, 복수의 커팅 패턴(CP)들이 사용될 수도 있다. 이에 대해서는 도 12 이하에서 설명하기로 한다.
도 12는 본 발명의 실시 예에 따른 반도체 소자의 평면도이다. 도 13 내지 도 17은 도 12에 도시된 반도체 소자를 제조하는 방법을 개략적으로 보여주는 평면도들이다.
도 12를 참조하면, 기판(100) 상에 제 1 방향에 따라 폭이 d1에서 d2로 증가하는 테이퍼드 형태의 제 1 PMOS 영역(PR1) 및 제 1 NMOS 영역(NR1)과, 제 1 방향에 따라 폭이 d3에서 d1로 감소하는 테이퍼드 형태의 제 2 PMOS 영역(PR2) 및 제 1 방향에 따라 폭이 d3에서 d1로 감소하는 테이퍼드 형태의 제 2 NMOS 영역(NR2)이 도시되었다.
도 13을 참조하면, 복수의 마스크 패턴들(MA1 및 MA2)이 형성될 수 있다. 제 1 마스크 패턴(MA1)은 제 1 PMOS 영역(PR1) 중 s2의 폭을 갖는 부분, 제 1 NMOS 영역(NR1) 중 s2의 폭을 갖는 부분, 제 2 PMOS 영역(PR2) 중 s1의 폭을 갖는 부분, 및 제 2 NMOS 영역(NR2) 중 s1의 폭을 갖는 부분을 형성하기 위해 제공될 수 있다. 그리고, 제 2 마스크 패턴(MA2)은 제 1 PMOS 영역(PR1) 중 s1의 폭을 갖는 부분, 제 1 NMOS 영역(NR1) 중 s1의 폭을 갖는 부분, 제 2 PMOS 영역(PR2) 중 s3의 폭을 갖는 부분, 및 제 2 NMOS 영역(NR2) 중 s3의 폭을 갖는 부분을 형성하기 위해 제공될 수 있다.
비록 도면에는 제 1 마스크 패턴들(MA1)과 제 2 마스크 패턴들(MA2)이 일부 중첩되는 것으로 도시되었으나, 제 1 마스크 패턴들(MA1)과 제 2 마스크 패턴들(MA2)은 중첩되지 않을 수 있다. 즉, 도면에 도시된 중첩된 영역이 발생하지 않도록, 제 1 마스크 패턴들(MA1)과 제 2 마스크 패턴들(MA2)이 서로 인접하도록 형성될 수 있다. 제 1 마스크 패턴(MA1) 및 제 2 마스크 패턴(MA2)을 형성하는 것은 앞서 도 3a 내지 3d 및 4a 내지 4d에서 설명된 것과 유사하므로, 중복되는 설명은 생략하기로 한다.
도 14를 참조하면, 제 1 마스크 패턴(MA1) 및 제 2 마스크 패턴(MA2)을 이용한 제 1 식각 공정이 수행될 수 있다. 제 1 식각 공정을 통하여, 예비 핀 구조체들, 제 1 PMOS 영역(PR1)과 제 1 NMOS 영역(NR1)을 포함하는 제 1 활성 영역(AR1), 및 제 2 PMOS 영역(PR2)과 제 2 NMOS 영역(NR2)을 포함하는 제 2 활성 영역(AR2)을 부분적으로 정의하는 트렌치들(미도시)이 형성될 수 있다. 제 1 식각 공정은 앞서 도 5a 내지 6d 에서 설명된 것과 유사하므로, 중복되는 설명은 생략하기로 한다.
제 1 식각 공정에 따라, 두 마스크 패턴들이 교차하는 지점에 형성되는 R2 영역과 같은 지점에는 코너 라운딩이 발생하지 않는다. 그러나, 두 마스크 패턴들이 교차하지 않는 지점인 R1 영역과 같은 지점에는 여전히 코너 라운딩이 발생할 수 있다.
도 15를 참조하면, 제 1 커팅 패턴(CP1)이 형성될 수 있다. 제 1 커팅 패턴(CP1)은 제 1 활성 영역(AR1)과 제 2 활성 영역(AR2)의 코너 라운딩 부분을 커팅하기 위해 제공될 수 있다. 제 1 커팅 패턴(CP1)을 형성하는 것은 앞서 7a 내지 7d에서 설명된 것과 유사하므로, 중복되는 설명은 생략하기로 한다.
도 16을 참조하면, 제 1 커팅 패턴(CP1)을 이용한 제 2 식각 공정이 수행될 수 있다. 제 2 식각 공정을 통하여, 제 1 PMOS 영역(PR1)과 제 1 NMOS 영역(NR1)을 포함하는 제 1 활성 영역(AR1), 및 제 2 PMOS 영역(PR2)과 제 2 NMOS 영역(NR2)을 포함하는 제 2 활성 영역(AR2)을 부분적으로 정의하는 트렌치들(미도시)이 형성될 수 있다. 제 2 식각 공정은 앞서 도 8a 내지 8d에서 설명된 것과 유사하므로, 중복되는 설명은 생략하기로 한다.
도 17을 참조하면, 제 2 커팅 패턴(CP2)이 형성될 수 있다. 제 2 커팅 패턴(CP2)은 제 1 활성 영역(AR1)을 커팅하여 제 1 PMOS 영역(PR1)과 제 1 NMOS 영역(NR1)을 형성하기 위해, 그리고 제 2 활성 영역(AR1)을 커팅하여 제 2 PMOS 영역(PR2)과 제 2 NMOS 영역(NR2)을 형성하기 위해 제공될 수 있다. 제 2 커팅 패턴(CP2)을 형성하는 것은 앞서 7a 내지 7d에서 설명된 것과 유사하므로, 중복되는 설명은 생략하기로 한다.
이후, 제 2 커팅 패턴(CP2)을 이용한 제 3 식각 공정이 수행될 수 있다. 제 3 식각 공정을 통하여, 제 1 PMOS 영역(PR1)과, 1 NMOS 영역(NR1), 제 2 PMOS 영역(PR2), 및 제 2 NMOS 영역(NR2)을 완전하게 정의하는 트렌치들(미도시)이 형성될 수 있다. 결과적으로, 도 12에 도시된 것과 같은, 코너 라운딩이 없는 테이퍼드 형태의 PMOS 영역들과 NMOS 영역들이 형성될 수 있다.
이상 설명된 실시 예들에 따르면, 복수의 마스크 패턴들과 적어도 하나의 커팅 패턴을 이용함으로써, 기판 상에 테이퍼드 형태의 활성 영역을 형성할 때 발생할 수 있는 코너 라운딩을 제거할 수 있다. 따라서, 반도체 공정의 미세화에 따라 소자들 간의 줄어든 간격으로 인하여 발생할 수 있는 쇼트와 같은 오류를 방지할 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 기판
105: 버퍼 막
110: 마스크 막
112: 제 1 절연막, 제 1 소자 분리 패턴
115: 더미 막
125: 제 2 절연막, 제 2 소자 분리 패턴
135: 제 3 절연막, 제 3 소자 분리 패턴

Claims (10)

  1. 기판 상에 제 1 방향으로 연장하는 활성 패턴들을 정의하는 제 1 트렌치들을 형성하는 단계;
    상기 제 1 트렌치들을 채우는 제 1 절연막들을 형성하는 단계;
    상기 제 1 방향에 수직인 제 2 방향으로 제 1 폭을 갖고, 상기 제 1 방향으로 연장하는 제 1 마스크 패턴들을 형성하는 단계;
    상기 제 2 방향으로 제 2 폭을 갖고, 상기 제 1 방향으로 연장하는 제 2 마스크 패턴을 형성하는 단계;
    상기 제 1 마스크 패턴들과 상기 제 2 마스크 패턴을 이용하여 상기 활성 패턴들 및 상기 제 1 절연막을 식각하는 제 1 식각 공정을 실행하여, 활성 영역을 부분적으로 정의하는 제 2 트렌치를 형성하는 단계; 그리고
    상기 제 2 트렌치를 채우는 제 2 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 마스크 패턴은 상기 제 1 마스크 패턴들 각각과 평면적 관점에서 부분적으로 중첩되도록 형성되는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 마스크들의 모서리들과 상기 제 2 마스크의 모서리들 중 상기 제 1 마스크들과 상기 제 2 마스크가 평면적 관점에서 서로 중첩되지 않는 영역에 존재하는 코너 라운딩을 식각하고, 그리고 상기 부분적으로 정의된 활성 영역을 식각하여 PMOS 영역과 NMOS 영역을 정의하기 위한 커팅 패턴을 형성하는 단계;
    상기 커팅 패턴을 이용하여 상기 코너 라운딩과 상기 부분적으로 정의된 활성 영역을 식각하는 제 2 식각 공정을 실행하여, 상기 PMOS 영역과 상기 NMOS 영역을 정의하는 제 3 트렌치를 형성하는 단계; 그리고
    상기 제 3 트렌치를 채우는 제 3 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 방향을 따라 상기 PMOS 영역과 상기 NMOS 영역을 가로지르는 게이트 전극을 형성하는 단계; 그리고
    상기 게이트 전극의 양 측면의 상기 활성 패턴의 상부에 소스 및 드레인 패턴들을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 폭은 상기 제 1 폭보다 큰 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 마스크 패턴은 상기 제 1 마스크 패턴들과 중첩되지 않고 상기 제 1 마스크 패턴들 각각과 접하도록 형성되는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 마스크들의 모서리들과 상기 제 2 마스크의 모서리들 중, 상기 제 1 마스크들 각각과 상기 제 2 마스크가 서로 접하지 않는 영역에 존재하는 코너 라운딩을 식각하기 위한 커팅 패턴을 형성하는 단계;
    상기 커팅 패턴을 이용하여 상기 코너 라운딩을 식각하는 제 2 식각 공정을 실행하여, 상기 활성 영역을 정의하는 제 3 트렌치를 형성하는 단계; 그리고
    상기 제 3 트렌치를 채우는 제 3 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  8. 기판 상에 제 1 방향으로 연장하는 활성 패턴들을 정의하는 제 1 트렌치들을 형성하는 단계;
    상기 제 1 트렌치들을 채우는 제 1 절연막들을 형성하는 단계;
    상기 제 1 방향에 수직인 제 2 방향으로 제 1 폭을 갖고, 상기 제 1 방향으로 연장하는 제 1 마스크 패턴을 형성하는 단계;
    상기 제 2 방향으로 제 2 폭을 갖고, 상기 제 1 방향으로 연장하는 제 2 마스크 패턴을 형성하는 단계;
    상기 제 1 마스크 패턴과 상기 제 2 마스크 패턴을 이용하여 상기 활성 패턴들 및 상기 제 1 절연막을 식각하는 제 1 식각 공정을 실행하여, 활성 영역을 부분적으로 정의하는 제 2 트렌치를 형성하는 단계; 그리고
    상기 제 2 트렌치를 채우는 제 2 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 마스크 패턴은 상기 제 1 마스크 패턴과 평면적 관점에서 부분적으로 중첩되도록 배치되는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 마스크의 모서리들과 상기 제 2 마스크의 모서리들 중, 상기 제 1 마스크와 상기 제 2 마스크가 서로 중첩되지 않는 영역에 존재하는 코너 라운딩을 식각하기 위한 커팅 패턴을 형성하는 단계;
    상기 커팅 패턴을 이용하여 상기 코너 라운딩을 식각하는 제 2 식각 공정을 실행하여, 상기 활성 영역을 정의하는 제 3 트렌치를 형성하는 단계; 그리고
    상기 제 3 트렌치를 채우는 제 3 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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