KR101612636B1 - 보호층과 자기정렬된 상호연결 - Google Patents

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Abstract

집적 회로 구조물은 제 1 층간 유전체(ILD), 상기 제 1 ILD의 게이트 스택, 상기 제 1 ILD 위의 제 2 ILD, 상기 제 2 ILD의 콘택 플러그, 및 상기 콘택 플러그의 대향하는 측면들 상의 상기 콘택 플러그에 접촉하는 유전체 보호층을 포함한다. 상기 커택트 플러그와 유전체 보호층은 제 2 ILD에 있다. 유전체 캐핑층이 상기 콘택 플러그 위에서 접촉된다.

Description

보호층과 자기정렬된 상호연결{SELF-ALIGNED INTERCONNECT WITH PROTECTION LAYER}
본 발명은 집적 회로에 관한 것이고, 보다 구체적으로는 보호층과 자기정렬된 상호연결에 관한 것이다.
집적 회로 제조 기술의 발전으로, 집적 회로 디바이스는 점점 더 작아지고 있다. 이러한 집적 회로는 기능 회로를 형성하기 위해 금속 라인, 비아(vias), 콘택 플러그와 동일한 도전체에 의해 상호연결된다. 그 결과, 도전체들 사이의 간격 또한 더 작아지고 있다.
본 발명의 태양들은 첨부된 도면을 참고한 다음의 상세한 설명으로부터 잘 이해될 것이다. 업계 표준 관행에 따라 여러 피처들이 실제 치수로 도시되지 않았음을 주목해야 한다. 실제로, 설명의 명확성을 위해 다양한 피처들의 치수는 임의로 증가되거나, 감소될 수 있다.
도 1 내지 12는 일부 실시예에 따라 콘택 플러그들을 포함하는 상호연결 구조물 형성시의 중간 단계들의 단면도를 도시하고 있다.
도 13은 일부 실시예에 따라 콘택 플러그들의 평면도를 도시한다.
도 14는 일부 실시예에 따라 상호연결 구조물을 형성하기 위한 공정 흐름을 도시하고 있다.
아래7의 설명은 본 발명의 여러 피처들을 구현하기 위한 많은 다른 실시예 또는 예들을 제공한다. 구성요소들과 배열의 특정예들이 본 발명을 단순화하기 위해 아래에 설명되어 있다. 이들은 물론, 단지 예시적인 것이며 제한하려는 것은 아니다. 예를 들어, 아래의 설명에서 제 2 피처상에 또는 그 위에 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 또한, 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성된 실시예를 포함할 수도 있다. 또한, 본 발명은 여러 예들에서 참조 번호 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료성을 위한 것이며, 그 자체로 설명된 여러 실시예들 및/또는 구조물들 사이의 관계를 지시하지 않는다.
또한, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 관련된 용어들은 도면에 도시된 다른 구성요소(들) 또는 피처(들)에 대한 한 구성요소 또는 피처들의 관계를 설명하도록 설명의 용이를 위해서 사용된다. 이러한 공간적으로 상대적인 용어들은 상기 소자가 도면에 도시된 방향에 더해서 사용 또는 동작시에 상기 소자의 여러 방향을 포함하기 위한 것이다. 상기 소자는 다르게(90도 또는 다른 방향으로 회전되어) 방향이 설정될 수 있으며, 본원에 사용된 공간적으로 상대적인 기술어는 이와 동일하게 해석될 수 있다.
콘택 플러그를 포함한 상호연결 구조물와 그것을 형성하는 방법이 여러 예시적인 실시예들에 따라 제공된다. 상기 상호연결 구조물을 형성하는 중간 단계들이 도시되어 있다. 실시예들에 대한 변형들이 설명된다. 여러 도면들과 도시된 실시예들에 걸쳐 동일한 참조 부호들이 동일한 요소들을 지칭하도록 사용된다.
도 1 내지 12는 일부 실시예에 따라 배선 구조물의 형성에 중간 단계의 단면도를 나타낸다. 도 1 내지 도 12에 도시된 단계들은 또한 도 14에 도시된 바와 같이 프로세스 흐름(200)에 개략적으로 도시되어 있다. 후속적인 설명에서, 도 1 내지 도 12의 프로세스 단계들은 도 14의 프로세스 단계들을 참고하여 설명된다.
도 1은 반도체 기판(20) 및 반도체 기판(20)의 상면에 형성하는 피처들을포함하는 웨이퍼(100)를 도시한다. 일부 실시예에 따라, 반도체 기판(20)은 결정질 실리콘, 결정질 게르마늄, 실리콘 게르마늄, III-V 족 화합물 반도체, 및/또는 그와 같은 것들을 포함한다. 상기 반도체 기판(20)은 벌크 실리콘 기판 또는 실리콘 온 인슐레이터(SOI) 기판일 수 있다. 쉘로우 트렌치 분리(Shallow Trench Isolation : STI) 영역(22)은 반도체 기판(20)에서 활성 영역을 분리하기 위해 반도체 기판(20)에 형성될 수 있다.
(26A,26B, 26C, 26D, 및 26E를 포함하는) 복수의 게이트 스택(26)들은, 반도체 기판(20) 위에 형성된다. 일부 실시예에 따라, 게이트 스택(26)들은,(도면에 미도시된) 더미 게이트 스택을 형성한 다음 더미 게이트 스택을 교체 게이트들로 교체함으로써 형성되는 교체 게이트들이다. 따라서, 게이트 스택(26)들 각각은 게이트 유전체(28)와, 그 위의 게이트 전극(30)을 포함한다. 게이트 전극(28)들은 또한 각각의 게이트 전극(30)들 밑에 있는 하부와, 게이트 전극(30)들 각각의 측벽부들을 더 포함한다. 본 발명의 일부 실시예에 따르면, 게이트 유전체(28)들은 실리콘 산화물과, 실리콘 질화물과, 하프늄 산화물, 란탄 산화물, 알루미늄 산화물과 같은 높은 k 유전체 재료, 이들의 조합, 및/또는 이들의 다중 층들을 포함한다. 게이트 전극(30)은 예컨대, TiAl, 코발트, 알루미늄, 질화 티탄, 질화 탄탈 등을 포함하는 금속 게이트들로 될 수 있고, 여러 재료의 다중 층을 포함할 수 있다. 게이트 전극(30)을 포함하는 각각의 트랜지스터가 P-형 금속, P-형 금속-산화물 - 반도체(PMOS) 트랜지스터 또는 N-형 금속 - 산화물 - 반도체(NMOS) 트랜지스터인지에 따라, 상기 게이트 전극(30)의 재료들은 각각의 MOS 트랜지스터들에 대해 적당한 일함수(work functions)를 갖도록 선택된다. 게이트 스페이서(32)들은 게이트 스택(26)의 측벽에 형성된다. 그 게이트 스페이서(32)들은 실리콘 산화물, 실리콘 질화물을 포함할 수 있다.
도 1에 도시된 바와 같이, 게이트 스택(26A, 26B, 26D, 26E)들과 같은 일부 게이트 스택들은 유전체층(36)에 의해 덮힌다. 이러한 게이트 스택들의 부분은 라우팅 라인으로서 작용할 수 있으며, 도 1에 의해 도시된 평면 또는 도 1에 도시되지 않은 평면들에 트랜지스터를 형성할 수 있다. 일부 실시예에 따라, 유전체층(36)들은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산질화물 등과 같은 유전체 재료를 포함한다. 게이트 스택(26C)과 같이, 다른 게이트 스택들은 도전층(38)으로 덮힌다. 게이트 스택(26C)은 또한 그 위에 형성된 유전체층(36)을 가질 수 있으며, 도전층(38)이 유전체층(36) 위에 각각 위치하는 개구부에 형성된다. 그러나, 게이트 스택(26C)을 중첩하는 유전체층(36)은 도 1에 도시된 것과 같이 동일한 평면에 있지 않기 때문에, 각각의 유전체층(36)은 도 1에 도시되지 않는다.
층간 유전체(ILD)(34)는 반도체 기판(20) 위에 형성되고, 게이트 스택(26)들과 게이트 스페이서(30)들 사이의 공간을 충전한다. 따라서, ILD(34) 및 게이트 스택(26)들은 동일한 레벨로 형성된다. 명세서 전체에서, ILD(34)는 ILD0(34)로서 지칭된다. 일부 실시예들에서, ILD0(34)는 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 불소 도핑된 실리케이트 유리, 테트라에틸오르토실리케이트(tetraethyl orthosilicate :TEOS) 등을 포함한다.
MOS 트랜지스터(24)의 소스 및 드레인 영역들(이하, 소스/드레인 영역이라 함)은 반도체 기판(20)에 형성된다. 일부 실시예에 따라, 소스/드레인 영역(24)은, 각 트랜지스터가 p-형 MOS 트랜지스터 또는 n-형 MOS 트랜지스터인지 여부에 따라, p-형 또는 n-형 불순물을 포함한다. 소스/드레인 영역(24)은 각각의 트랜지스터가 p-형 MOS 트랜지스터인 경우에는 SiP를, 또는 각각의 트랜지스터가 n-형 MOS 트랜지스터인 경우에는 SiGe를 포함할 수 있다. 소스/드레인 영역(24)의 형성은, 반도체 기판(20)에 리세스를 형성하고, 그 리세스에 에피택셜 소스/드레인 영역(24)을 성장시키는 것을 포함할 수 있다. 일부 예시적인 실시예에서, 게이트 스택(26D)과, 그 게이트 스택(26D)의 대향하는 측면들 상의 소스/드레인 영역(24)들이 트랜지스터를 형성한다.
소스/드레인 콘택 플러그(42)(42A와 42B 포함)는 ILD0(34)에 형성된다. 소스/드레인 콘택 플러그(42)의 상면은 유전체층(36)과 ILD0(34)의 상면과 동일 평면 또는 사실상 동일 평면 상에 있을 수 있다. 도 1은 소스/드레인 콘택 플러그(42)가 게이트 스페이서(32)와 접촉하는 것을 개략적으로 도시하고 있지만, 소스/드레인 콘택트 플러그(42)는 ILD0(34)에 의해 게이트 스페이서(32)로부터 이격될 수 있다. 일부 실시예에 따라, 소스/드레인 콘택 플러그(42)은 텅스텐, 구리, 알루미늄, 또는 이들의 합금으로 형성된다. 소스/드레인 콘택트 플러그(42)는 티타늄, 질화 티탄, 탄탈, 질화 탄탈, 질화 탄탈 등을 포함할 수 있다. 소스/드레인 콘택 플러그(42)는 전기적으로 각각의 하부 소스/드레인 영역(24)에 전기적으로 연결된다. 소스/드레인 실리사이드 영역(도시 생략)들은 소스/드레인 영역(24)과 상부 소스/드레인 콘택 플러그(42A, 42B)들 각각 사이에서 접촉되게 형성될 수 있다.
도 13은 일부 실시예에 따라, 게이트 스택(26)과 소스/드레인 콘택트 플러그(42A, 42B)들을 포함하는 구조물의 평면도를 도시한다. 도시된 실시예에서, 케이트 스택(26)들은 서로 평행한 스트립들로서 형성된다. 상기 평행한 게이트 스택(26)들은 균일한 피치와 균일한 간격을 갖는다. 소스/드레인 콘택 플러그(42A,42B)들은 각각의 폭 보다 상당히 더 큰 길이를 갖는 스트립들인 슬롯 콘택 플러그들로서 도시되어 있다. 상기 슬롯 콘택 플러그들은 또한 소스와 드레인 영역(24)에 연결하는 기능에 더하여 라우팅 라인들로서 사용될 수 있다(도 1 참조). 변형예에서, 평면도에서, 소스/드레인 콘택 플러그(42A,42B)들은 또한 서로 유사한 길이와 폭을 가질 수 있다.
도 1에 도시된 프로세스 단계로 돌아가서, 에칭 정지층(44)이 게이트 스택(26), 소스/드레인 콘택 플러그(42) 및 ILD0(34) 위에 형성된다. 상기 에칭 정지층(44)은 실리콘 카바이드, 실리콘 산질화물, 실리콘 카보나이트라이드 등을 포함할 수 있다. 상기 ILD(46)은(이하, ILD1(46)로 지칭한다) 에칭 정지층(44) 위에 형성된다. 일부 실시예에 따라, ILD1(46)은 PSG, BSG, PBSG, FSG, TEOS 또는 비-다공질의 낮은 k 유전체 재료로부터 선택된 재료를 포함한다. 상기 ILD1(46)와 ILD0(34)는 동일한 재료 또는 상이한 재료들로 형성될 수 있으며, 동일한 그룹의 후보 재료들로부터 선택될 수도 있다. ILD1(46)는 스핀 코팅, 유동성 화학적 증착(FCVD) 등을 이용하여 형성된다. 본 발명의 변형예에서, ILD1(46)은 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD) 등과 같은 증착 방법을 이용하여 형성된다.
도 2에 도시된 프로세스 단계에 있어서(도 14의 프로세스 흐름도의 단계(202)), ILD1(46)와 에칭 정지층(44)들은 콘택 개구부(48)(48A, 48B 포함)를 형성하도록 에칭된다. 상기 에칭은 예를들어 반응성 이온 에칭(Reactive Ion Etch :RIE)을 이용하여 형성된다. 에칭 프로세스 후에, 콘택 플러그(42A)와 ILD0(34)들은 콘택 개구부(48, 48B)에 각각 노출된다. 상기 콘택 개구부(48)의 측벽들이 사실상 수직이 되도록, 상기 에칭은 이방성으로 될 수 있다.
그런 다음, 도 3에 도시된 프로세스 단계에 있어서(도 14의 프로세스 흐름도의 단계(204)), 유전체 보호층(50)이 형성된다. 일부 실시예에 따라, 유전체 보호층(50)은 SiN, SiON, SiCN, SiOCN, AlON, AlN, 이들의 조합에서 선택된 유전체 재료 및/또는 이들의 다중 층들로 구성될 수 있다. 상기 유전체 보호층(50)의 두께(T1, T2)는 약 3 nm 내지 10 nm 사이의 범위로 될 수 있다. 그러나, 본 명세서 전체에서 인용된 값들은 단지 예시적인 것이며, 다른 값들로 변경될 수도 있다.
본 발명의 일부 실시예에 따라, 유전체 보호층(50)은 PECVD, 플라즈마 강화 원자층 증착(PEALD), 원자층 증착(ALD), 고밀도 플라즈마 화학 기상 증착(HDPCVD) 등의 방법을 사용하여 형성된다.
유전체 보호층(50)은 수평부분의 두께 T1과 수직부분의 두께 T2가 서로 유사한 정합층으로 될 수 있다. 예를들어, 차이 |T1-T2|는 두가지 두께 T1과 T2의 약 20% 보다 작거나, 또는 약 10% 보다 작다. 유전체 보호층(50d)은 ILD1(46) 위의 일부분을 포함하고, 다른 부분들은 콘택 개구부(48A, 48B)로 연장된다. 또한, 유전체 보호층(50)은 상기 콘택 개구부(48A, 48B)의 저면들을 덮는다.
그런 다음, 도 4에 도시된 프로세스 단계에서(역시 도 14의 프로세스 흐름도의 단계(204)), 에칭 단계는 예를들어 건식 에칭을 사용하여 수행된다. 유전체 보호층(50)의 수평부분들을 제거하고, 유전체 보호층(50)의 수직 부분들은 콘택 개구부(48)에 남겨진다. 도 4에 도시된 구조물의 상면에서, 남은 유전체 보호층(50)은 완전한 링들을 형성하며, 그 각각의 링은 상기 콘택 개구부(48A, 48B) 들의 하나를 둘러싼다(도 13). 상기 콘택 개구부(48A, 48B)의 저면에서 유전체 보호층(50) 부분들이 제거되고, 다라서 소스/드레인 콘택 플러그(42A)과 ILD0(34)들은 각각의 콘택 개구부(48A, 48B)들에 다시 노출된다.
도 5에 도시된 프로세스 단계에 있어서(도 14의 프로세스 흐름도의 단계(206)),(52A, 54B를 포함한) 콘택 플러그(52)들은 콘택 개구부(48A, 48B)들 각각에 형성된다(도 4 참조). 본 발명의 일부 실시예에 따라, 콘택 플러그(52)들은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈, 질화 티탄, 질화 탄탈, 그의 합금에서 선택된 재료 및/또는 그들의 다수의 층들로 형성된다. 상기 콘택 플러그(52)들의 형성은, 도전체 재료가 콘택 개구부(48A, 48B)들을 전체적으로 충전할 때까지, 콘택 개구부(48A, 48B)들 속에 도전체 재료를 충전하고, 콘택 개구부(48A, 48B)들을 ILD1(46)의 상면과 같은 레벨로(화학적 기계적 폴리싱(CMP)와 같이) 평탄화를 수행한다. 결과적인 구조물에서, 유전체 보호층(50)은 도 13에서 평면도로 도시된 바와 같이 콘택 플러그(52)들 각각을 둘러싸는 완전한 링들을 형성한다.
일부 실시예에 따라, 도 13에 도시된 바와 같이, 콘택 플러그(52A)들의 길이와 폭들은 밑의 콘택 플러그(42A)의 폭과 길이와 동일하거나 상이하게 될 수 있다. 또한, 콘택 플러그(52A, 42A)들은 다른 프로세스들에서 형성되기 때문에, 콘택 플러그(52A, 42A)들은 서로 구별될 수 있다.
다음, 도 6에 도시된 프로세스 단계에 도시된 바와 같이(도 14의 프로세스 흐름도의 단계(208)), 본 발명의 일부 실시예에 따라, 콘택 플러그(54A, 54B)들은 에치 백(etch back)되어 ILD1(46)에 리세스(54)(54A, 54B를 포함함)들을 형성한다. 상기 리세스(54A, 54B)들의 깊이(D1)는 약 5nm 보다 크며, 약 5nm 과 약 20nm 사이의 범위에 있을 수 있다.
도 7은 유전체 캐핑층(56)의 증착을 보여준다(도 14의 프로세스 흐름도의 단계(210)). 일부 실시예들에 따라, 유전체 캐핑층(56)은 리세스(54A, 54B)들을 완전히 충전하며, 상기 유전체 캐핑층(56)의 상면은 ILD1(46)의 상면 보다 더 높다. 따라서, 유전체 캐핑층(56)의 두께(T3)는 약 5nm 보다 더 크며, 약 5nm과 20nm 사이 범위로 될 수 있다. 일부 실시예에 따라, 유전체 캐핑층(56)은 SiN, SiON, SiCN, SiOCN, AlON, AlN, 이들의 조성물에서 선택된 유전체 재료 및/또는 이들의 다수의 층들로 구성된다. 유전체 캐핑층(56)은 PECVD, PEALD, ALD, HDP CVD, 및 이와 유사한 방법을 사용하여 형성될 수 있다. 일부 실시예에 따라, 유전체 캐핑층(56)과 유전체 보호층(50)들은 동일한 유전체 재료로 형성된다. 변형예에 따라, 유전체 캐핑층(56)과 유전체 보호층(50)들은 상이한 재료로 형성된다. 그러나, 유전체 캐핑층(56)과 유전체 보호층(50)들은 ILD1(46)와 다른 피처를 가짐으로써, ILD1(46)의 후속적인 에칭에서, 유전체 캐핑층(56)과 유전체 보호층(50)은 ILD1(46)의 에칭 속도 보다 낮은 에칭 속도를 갖는다.
도 8에 도시된 프로세스 단계에 있어서(도 14의 프로세스 흐름도의 단계(210)), 유전체 캐핑층(56)의 잉여 부분들을 제거하기 위해 CMP와 같은 평탄화가 수행되며, 여기서 유전체 캐핑층(56)의 잉여 부분들은 ILD1(46)의 상면 위에 있다. 따라서, 유전체 캐핑층(56)의 잔류 부분의 상면들은 ILD1(46)의 상면과 같은 레벨로 된다. 또한, 본 발명의 일부 실시예에 따라, 유전체 캐핑층(56)의 잔류 부분들의 상면들은 유전체 보호층(50)의 상부 에지들과 같은 레벨로 될 수 있다. 상기 유전체 캐핑층(56)의 잔류 부분들의 측부 에지들도 또한 일부 예시적인 실시예들에서 콘택 플러그(52B)의 각각의 에지들과 정렬될 수 있다. 또한, 유전체 캐핑층(56)의 잔류 부분들의 측부 에지들은 유전체 보호층(50)과 접촉된다.
유전체 캐핑층(56)과 유전체 보호층(50)의 형성의 결과로서, 콘택 플러그(52B)는 유전체 캐핑층(56)과 유전체 보호층(50)에 의해 상면과 측면들 모두가 보호된다. 유전체 캐핑층(56)과 유전체 보호층(50)은 함께 반전된 분지 형태를 형성하며, 그 반전된 분지에서 콘택 플러그(52B)와 접촉된다.
도 8의 프로세스 단계에 도시된 바와 같이, 콘택 플러그(52B)는 ILD0(34) 위에 접촉되게 형성될 수 있다. 도 13에 평면도로 도시된 바와 같이, 콘택 플러그(52)는 슬롯 콘택 플러그들로 될 수 있다. 콘택 플러그(52B)는 상호연결 목적으로 사용되는 라우팅 라인으로서 사용된다. 콘택 플러그(52B)의 대향하는 단부들의 연결은 도시되어 있지 않지만, 콘택 플러그(52B)의 대향하는 단부들은(도면에 도시되지 않은) 소스/드레인(실리사이드) 영역들에 전기적으로 연결되거나 및/또는(도시되지 않은) 덮히는 콘택 플러그에 연결될 수 있으며, 그것은 도 12에 도시된 콘택 플러그(64C)와 유사하게 될 수 있다.
본 발명의 예시적인 실시예에 따라, 콘택 플러그(52A, 52B), 유전체 캐핑층(56) 및 보호층(50)들이 도 13에 평면도로 도시되어 있다. 도 13에 도시된 바와 같이, 콘택 플러그(52A, 52B), 유전체 캐핑층(56)은 각각의 폭 보다 상당히 더 큰 길이를 갖는 슬롯 콘택 플러그들로서 형성될 수 있다. 변형예에서, 플러그(52) 및 유전체 캐핑층(56)는 또한 각각의 폭에 근접한 길이를 가질 수 있으며, 정사각형에 유사한 평면 형상을 갖는다. 콘택 플러그(52A, 52B)는 또한 유전체 캐핑층(56)의 위에 덮힌 잔류부분들에 의해 전체적으로 중첩된다. 일부 실시예에 따라, 콘택 플러그(52A, 52B)는 각각 밑에 놓인 콘택 플러그(42A, 42B)와 각각 중첩된다.
도 9의 프로세스 단계에서, ILD2(58)가 형성된다. ILD2(58)는 스핀 코팅, FCVD 등과 같은 기술을 사용하여 형성될 수 있다. 본 발명의 변형예들에서, ILD2(58)는 PECVD, LPCVD 등과 같은 증착 방법을 사용하여 형성될 수 있다. 일부 실시예들에서, ILD2(58)는 ILD1(46) 위에서 접촉된다. 변형예들에서,(도시되지 않은) 에칭 정지층이 ILD1(46)와 ILD2(58) 사이에 형성된다. 에칭 정지층이 형성되는 경우에, 그 에칭 정지층은 실리콘 카바이드, 실리콘 산질화물, 실리콘 탄질화물 등으로 구성될 수 있다. ILD2(58)는 에칭 정지층 위에 형성된다. ILD2(58)는 PSG, BSG, PBSG, FSG, TEOS 또는 비다공성의 낮은 k의 유전체 재료로부터 선택된 재료로 구성될 수 있다. ILD2(58), ILD1(46) 및 ILD0(34)들은 동일한 재료 또는 상이한 재료들로 형성될 수 있다.
도 10의 프로세스 단계에서, ILD2(58)는 콘택 개구부(60)를 형성하도록 에칭된다. 각각의 단계가 도 14에 도시된 프로세스 흐름도의 단계(212)으로 도시되어 있다. 콘택 개구부(60)는 유전체 캐핑층(56)(도 9)과 콘택 플러그(52A)와 정렬된다. ILD(58)의 에칭을 한 다음, 유전체 캐핑층(56)이 에칭되어서 콘택 플러그(52A)가 노출된다. 일부 실시예들에서, 개구부(60)의 저면은 유전체 보호층(50)의 상부 에지들 보다 낮다. 개구부(60)의 저면은 콘택 플러그(52B)와 같은 평면으로 될 수 있다.
다음, 도 11의 프로세스 단계에서, 추가적인 에칭 단계가 ILD2(58)와 ILD1(46)의 개구부(62)를 형성하도록 형성된다. 각각의 단계가 도 14에 도시된 프로세스 흐름도의 단계(214)로서 도시된다. 이 단계에서, 부식제가 ILD2(58)와 ILD1(46)를 침입하되 유전체 캐핑층(56)과 유전체 보호층(50)은 침입하지 않도록 부식제가 선택된다. 유전체 캐핑층(56)과 유전체 보호층(50)의 에칭 속도에 대한 ILD2(58)과 ILD1(46)의 에칭 속도의 비율인 예를들어, 에칭(부식제의) 선택도는 약 10 보다 더 크다. 그 에칭 선택도는 또한 약 50 보다 더 크고 약 100 보다 작을 수 있다. 바람직한 에칭 선택도는 ILD1(46)의 T4의 두께, 유전체 캐핑층(56)의 두께와 관련되며, 두께 비 T4/T5 보다 적어도 더 크다. 바람직한 에칭 선택도는 또한 두께 비 T4/T5 의 두배 보다 더 크게 될 수도 있다. 이것은, 부정 정렬이 발생될 때, 개구부(62A)가 부호(63)로 표시된 위치로 이동하는 것을 보장하며, 그 때, 유전체 캐핑층(56)과 유전체 보호층(50)은 관통 에칭되지 않고, 후속적으로 형성된 콘택 플러그(64A)는(도 12) 콘택 플러그(52B)에 전기적으로 쇼트되지 않게 된다.
ILD2(58)와 ILD1(46)이 에칭된 다음, 에칭 정지층(44)이 개구부(62A, 62B)들을 관통하여 에칭되어서 밑의 도전층(38)과 콘택 플러그(42B)를 노출시키게 된다.
도 12는(도11의) 개구부(62A, 62B, 60)들에 콘택 플러그(64)(64A, 64B, 64C 포함)의 형성을 각각 도시하고 있다. 각각의 단계는 또한 도 14에 도시된 프로세스 흐름도의 단계(216)으로 도시되어 있다. 그러한 형성 프로세스는, 도전성 재료의 상면이 ILD2(58)의 상면 보다 더 높을 때까지, 개구부(62A, 62B, 60)들 속에 도전성 재료를 충진시키고, 그 도전성 재료의 과잉 부분들을 제거하도록 CMP와 같은 평탄화를 수행하는 것을 포함한다. 그 도전성 재료의 잔류부분들이 콘택 플러그(64)들이다. 도 12에 도시된 바와 같이, 콘택 플러그(64A)는 게이트 스택(26C)의 게이트 전극(30)에 전기적으로 연결된 게이트 콘택 플러그이다. 콘택 플러그(64B)는 콘택 플러그(42B)에 전기적으로 연결된 소스/드레인 콘택 플러그이며, 그것은 또한 각각의 밑의 소스/드레인 영역(24)에 연결된다. 콘택 플러그(64C)는 콘택 플러그(52A, 42A)들에 전기적으로 연결된 소스/드레인 콘택 플러그이며, 그것은 또한 각각의 밑의 소스/드레인 영역(24)에 연결된다.
도 12에 도시된 구조물의 평면을 개략적으로 도시하는 도 13에 있어서, 콘택 플러그(64A, 64B, 64C)는, 길다란 형상이 사용될 수도 있지만, 정사각형과 같이 길다랗지 않은 형상의 평면 형상들을 가질 수 있다. 또한, 콘택 플러그(64A)는 콘택 플러그(52B)에 근접하여 있다. 그러므로, 부정 정렬이 발생되는 경우, 콘택 플러그(64A)의 위치는 콘택 플러그(52B)의 일부분을 중첩하도록 바람직하지 못하게 이동될 수 있다. 도 12에 도시된 바와 같이, 그러한 부정 정렬이 발생되는 경우, 개구부(62A)를 형성하는 동안에 유전체 캐핑층(56)과 유전체 보호층(50)은 ILD2(58)와 ILD1(46)의 에칭시에 에칭 정지층들로서 작용하며, 유전체 캐핑층(56)과 유전체 보호층(50)은 관통하여 에칭되지 않는다. 따라서, 콘택 플러그(64A)가 형성될 때, 도 12에 도시된 바와 같이, 유전체 캐핑층(56)과 유전체 보호층(50)은 콘택 플러그(64A)를 콘택 플러그(52B)로부터 전기적으로 절연시키며, 콘택 플러그(64A)와 콘택 플러그(52B) 사이의 바람직하지 못한 쇼트가 발생되지 않는다.
도 12에 도시된 바와 같이, 부정 정렬이 발생되면, 점선으로 도시된 결과적인 콘택 플러그(64A)는 유전체 보호층(50)의 상부 에지에 랜딩하는 저면(65)과 가능한 유전체 캐핑층(56)의 상면을 갖는다. 대조적으로, 유전체 캐핑층(56)과 유전체 보호층(50)이 도 12에 도시된 단계에서 부정정렬 때문에 콘택 플러그(64)가 위치(63)로 이동하게 형성되지 않으면, 콘택 플러그(64A)와 콘택 플러그(52B)는 쇼트될 것이다.
도 14는 도 1 내지 도 12의 프로세스들에 대한 프로세스 흐름(200)을 개략적으로 도시하고 있다. 상기 프로세스 흐름은 본 명세서에서 간략하게 설명된다. 프로세스 흐름의 세부 사항은 도 1 내지 12의 설명에서 알 수 있을 것이다. 단계(202)에서, 콘택 개구부(48A, 48B)들은 도 2에 도시된 바와 같이 ILD1(46)에 형성된다. 도 14의 프로세스 흐름의 단계(204)에서, 유전체층(50)이 형성되며, 각각의 형성 프로세스는 도 3과 4에 도시되어 있다. 도 14의 프로세스 흐름의 단계(206)에서, 콘택 플러그(52)가 ILD1(46)에 형성되고, 그 각각의 형성 프로세스는 도 5에 도시되어 있다. 도 14의 프로세스 흐름의 단계(208)에서, 콘택 플러그(52)는 리세스(54)를 형성하도록 리세싱되며, 그 각각의 형성 프로세스는 도 6에 도시되어 있다. 도 14의 프로세스 흐름의 단계(210)에서, 유전체 캐핑층(56)은 콘택 플러그(52)를 덮도록 형성되며, 그 각각의 형성 프로세스는 도 7과 8에 도시되어 있다. 도 14의 프로세스 흐름의 단계(212)에서, 콘택 개구부(60)가 형성되며, 그 각각의 형성 프로세스는 도 10에 도시되어 있다. 도 14의 프로세스 흐름의 단계(214)에서, 콘택 개구부(62)가 형성되며, 그 각각의 형성 프로세스는 도 11에 도시되어 있다. 도 14의 프로세스 흐름의 단계(216)에서, 콘택 개구부(60, 62)들은 콘택 플러그(64)를 형성하도록 충전되며, 그 각각의 형성 프로세스는 도 12에 도시되어 있다.
본 발명의 실시예들은 여러 이점적인 특징들을 갖는다. 콘택 플러그들을 보호하기 위하여 유전체 보호층과 유전체 캐핑층을 형성함으로써, 콘택 플러그들에 인접한 이웃하는 콘택 플러그들이 부정 정렬을 갖더라도, 유전체 보호층과 유전체 캐핑층은 근접하게 위치한 콘택 플러그들을 절연시키도록 남아 있게 될 것이다.
본 발명의 일부 실시예들에 따라, 집적된 회로 구조물은 제 1 ILD, 상기 제 1 ILD 내의 게이트 스택, 상기 제 1 ILD 위의 제 2 ILD, 상기 제 2 ILD 내의 콘택 플러그, 및 상기 콘택 플러그의 대향하는 측면 상의 상기 콘택 플러그와 접촉된 유전체 보호층을 포함한다. 상기 콘택 플러그와 유전체 보호층은 제 2 ILD에 있다. 유전체 캐핑층은 상기 콘택 플러그 위에서 접촉하여 위치한다.
본 발명의 변형예에 따라, 집적된 회로 구조물은 제 1 ILD, 상기 제 1 ILD 위의 에칭 정지층, 상기 에칭 정지층 위의 제 2 ILD, 및 상기 제 2 ILD의 슬롯 콘택 플러그를 포함한다. 상기 슬롯 콘택은 에칭 정지층을 침투하여 제 1 ILD의 상면에서 접촉한다. 유전체 보호층은 슬롯 콘택 플러그의 대향하는 측면 상의, 슬롯 콘택 플러그와 접촉하는 부분들을 포함한다. 유전체 캐핑층은 슬롯 콘택 플러그 위에 접촉되며, 상기 슬롯 콘택 플러그, 유전체 보호층 및 유전체 캐핑층들은 제 2 ILD에 위치한다.
본 발명의 변형예에 따른 방법은, 게이트 스택이 제 1 ILD에 위치하게 제 1 ILD 위에 제 2 ILD를 형성하고, 제 1 콘택 개구부를 형성하도록 제 2 ILD를 에칭하며, 상기 제 1 콘택 개구부의 대향하는 측벽들 상에 유전체 보호층을 형성하고, 상기 제 1 콘택 플러그가 유전체 보호층의 대향하는 부분들 사이에 있도록 상기 제 1 콘택 개구부에 제 1 콘택 플러그를 형성하는 것을 포함한다. 상기 방법은 또한 제 1 콘택 플러그 위에서 접촉하는 유전체 캐핑층을 형성하고, 제 2 ILD 위에 제 3 ILD를 형성하며, 상기 제 2 ILD와 제 3 ILD에 제 2 콘택 개구부를 형성하고, 제 2 콘택 플러그를 형성하도록 상기 제 2 콘택 개구부를 충전시키는 것을 포함한다.
위의 설명은 본 기술 분야의 숙련된 자들이 본 발명의 태양들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징들을 서술하였다. 본 기술 분야의 숙련된 자들은, 본 명세서에 기술된 실시예들과 동일한 목적을 달성하고 및/또는 동일한 이점을 얻기 위해 다른 프로세스와 구조물로 변경하는 기초로서 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 숙련된 자들은 또한 본 발명의 기술적 사상과 범위를 벗어나지 않는 균등한 구조물을 구현할 것이며, 본 발명의 기술적 사상과 범위를 벗어나지 않고 여러 변경, 대체 및 변형을 만들 수 있을 것이다.

Claims (10)

  1. 집적 회로 구조물에 있어서,
    제 1 층간 유전체(Inter-Layer Dielectric; ILD);
    상기 제 1 ILD 내의 게이트 스택;
    상기 제 1 ILD 위의 제 2 ILD;
    상기 제 2 ILD 내의 제 1 콘택 플러그;
    상기 제 1 콘택 플러그의 대향하는 측면 상의, 상기 제 1 콘택 플러그와 접촉하는 유전체 보호층 - 상기 제 1 콘택 플러그와 상기 유전체 보호층은 상기 제 2 ILD 내에 위치됨 - ; 및
    상기 제 1 콘택 플러그 위의, 상기 제 1 콘택 플러그에 접촉하는 유전체 캐핑층을 포함하는 집적 회로 구조물.
  2. 제 1항에 있어서, 상기 제 2 ILD 위의 제 3 ILD; 및
    상기 제 3 ILD의 상면으로부터 상기 제 2 ILD의 저면까지 연장되고, 상기 게이트 스택에 전기적으로 연결된 제 2 콘택 플러그를 더 포함하는 집적 회로 구조물.
  3. 제 2항에 있어서, 상기 제 2 콘택 플러그는 상기 유전체 보호층의 상부 에지와 접촉하는 제 1 저면을 포함하는 것인 집적 회로 구조물.
  4. 제 1항에 있어서, 상기 제 1 콘택 플러그는 상기 제 1 ILD의 상면과 접촉하는 저면을 포함하는 것인 집적 회로 구조물.
  5. 제 1항에 있어서, 상기 유전체 보호층과 상기 유전체 캐핑층은 동일한 유전체 재료로 형성된 것인 집적 회로 구조물.
  6. 제 1항에 있어서,
    소스/드레인 영역;
    상기 소스/드레인 영역 위에서 상기 소스/드레인 영역에 전기적으로 연결되고, 상기 제 1 ILD 내에 위치하는 제 3 콘택 플러그;
    상기 제 3 콘택 플러그 위에서 상기 제 3 콘택 플러그에 접촉되고, 제 2 ILD 내에 위치하는 제 4 콘택 플러그; 및
    상기 제 4 콘택 플러그 위에서 상기 제 4 콘택 플러그에 접촉하고, 상기 제 3 ILD의 상면으로부터 상기 제 2 ILD으로 연장된 제 5 콘택 플러그를 더 포함하는 것인 집적 회로 구조물.
  7. 제 6항에 있어서, 상기 제 5 콘택 플러그의 저면은 상기 제 1 콘택 플러그의 상면과 동일 평면 상에 있는 것인 집적 회로 구조물.
  8. 제 1항에 있어서, 상기 유전체 캐핑층의 상면은 상기 제 2 ILD의 상면과 동일 평면 상에 있는 것인 집적 회로 구조물.
  9. 집적 회로 구조물에 있어서,
    제 1 층간 유전체(ILD);
    상기 제 1 ILD 위의 에칭 정지층;
    상기 에칭 정지층 위의 제 2 ILD;
    상기 에칭 정지층을 관통하여 상기 제 1 ILD의 상면에 접촉하는, 상기 제 2 ILD 내의 제 1 슬롯 콘택 플러그;
    상기 제 1 슬롯 콘택 플러그의 대향하는 측면 상의, 상기 제 1 슬롯 콘택 플러그에 접촉하는 부분들을 포함하는 유전체 보호층; 및
    상기 제 1 슬롯 콘택 플러그 위에서 상기 제 1 슬롯 콘택 플러그와 접촉하는 유전체 캐핑층을 포함하고,
    상기 제 1 슬롯 콘택 플러그, 상기 유전체 보호층, 및 상기 유전체 캐핑층은 상기 제 2 ILD 내에 있는 것인 집적 회로 구조물.
  10. 제 1 층간 유전체(ILD) - 상기 제 1 ILD 내에 게이트 스택이 위치됨 - 위에 제 2 ILD를 형성하는 단계;
    상기 제 2 ILD를 에칭하여 제 1 콘택 개구부를 형성하는 단계;
    상기 제 1 콘택 개구부의 대향하는 측벽들 상에 유전체 보호층을 형성하는 단계;
    상기 제 1 콘택 개구부 - 상기 제 1 콘택 플러그는 상기 유전체 보호층의 대향하는 부분들 사이에 위치함 - 내에 제 1 콘택 플러그를 형성하며;
    상기 제 1 콘택 플러그 위에서 상기 제 1 콘택 플러그와 접촉하는 유전체 캐핑층을 형성하는 단계;
    상기 제 2 ILD 위에 제 3 ILD를 형성하하는 단계;
    상기 제 2 ILD와 상기 제 3 ILD 내에 제 2 콘택 개구부를 형성하는 단계; 및
    상기 제 2 콘택 개구부를 충전시켜 제 2 콘택 플러그를 형성하는 단계를 포함하는 방법.

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