CN108155189B - 具有气隙间隔物的半导体器件及制造其的方法 - Google Patents

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Abstract

一种制造半导体器件的方法包括：提供包括单元区和外围电路区的衬底，单元区包括位线结构、位线间隔物和下电极，外围电路区包括第一杂质区至第三杂质区；在外围电路区上形成层间绝缘膜；在层间绝缘膜上形成第一金属层；在第一杂质区与第二杂质区之间在第一金属层中形成第一沟槽和第二沟槽，第二沟槽设置在第二杂质区与第三杂质区之间并暴露层间绝缘膜；在第一沟槽上形成第一盖图案以在第一沟槽中形成气隙；用第一绝缘材料填充第二沟槽；以及在第一金属层上形成连接到第三杂质区的接触。

Description

具有气隙间隔物的半导体器件及制造其的方法
技术领域
本发明构思涉及半导体器件，更具体地，涉及具有气隙间隔物的半导体器件以及制造其的方法。
背景技术
近来，半导体器件在尺寸上正变得更小。此外，半导体器件的性能与日俱增。因此，布线图案之间的间隔被减小，这可能增大寄生电容。通过使用具有低介电常数的气隙作为布线图案之间的间隔物，能减小寄生电容。
发明内容
根据本发明构思的一示例性实施方式，一种制造半导体器件的方法包括：提供包括单元区和外围电路区的衬底，其中单元区包括位线结构、形成在位线结构的两个侧壁上的位线间隔物、以及形成在位线结构上的下电极，其中外围电路区至少部分地沿着单元区的边界设置，以及其中外围电路区包括第一杂质区、第二杂质区和第三杂质区；在衬底的外围电路区上形成层间绝缘膜；在层间绝缘膜上形成第一金属层，其中第一金属层连接到第一杂质区、第二杂质区和第三杂质区；在第一金属层中形成第一沟槽和第二沟槽，其中第一沟槽设置在第一杂质区与第二杂质区之间并暴露层间绝缘膜，第二沟槽设置在第二杂质区与第三杂质区之间并暴露层间绝缘膜；在第一沟槽上形成第一盖图案，其中第一盖图案与第一沟槽的底表面间隔开，在第一沟槽中形成第一气隙；用第一绝缘材料填充第二沟槽，使第二杂质区和第三杂质区绝缘；以及在第一金属层上形成连接到第三杂质区的接触，其中接触形成在第二沟槽的第一侧。第一沟槽形成在第二沟槽的第二侧，第二沟槽的第一和第二侧面彼此相反。
根据本发明构思的一示例性实施方式，一种制造半导体器件的方法包括：提供包括单元区和外围电路区的衬底，其中单元区包括位线结构、形成在位线结构的两个侧壁上的位线间隔物、以及形成在位线结构上的下电极，其中外围电路区至少部分地沿着单元区的边界设置，以及其中外围电路区在其中包括第一杂质区和第二杂质区；在衬底的外围电路区上形成层间绝缘膜；形成连接到第一杂质区的第一线图案和连接到第二杂质区的第二线图案，第一线图案和第二线图案在层间绝缘膜上彼此间隔开；在第一线图案与第二线图案之间形成暴露层间绝缘膜的第一沟槽，第一沟槽包括第一区域和第二区域；形成覆盖第一沟槽的第一区域的第一盖图案，其中第一盖图案与第一沟槽的底表面间隔开，使得第一气隙形成在第一沟槽的第一区域中；用第一绝缘材料填充第一沟槽的第二区域；以及在第二线图案上形成接触，其中接触连接到在第一沟槽的第二区域的第一侧上的第二杂质区。第一沟槽的第二区域用第一绝缘材料填充。
根据本发明构思的一示例性实施方式，一种制造半导体器件的方法包括：提供包括单元区和外围电路区的衬底，其中单元区包括位线结构、形成在位线结构的彼此相反的侧壁上的第一位线间隔物和第二位线间隔物、以及形成在位线结构上的第一电极，其中外围电路区至少部分地沿着单元区的边界设置，以及其中外围电路区在其中包括第一杂质区和第二杂质区；在衬底的外围电路区上形成层间绝缘膜；在层间绝缘膜上形成第一金属层，其中第一金属层连接到第一杂质区和第二杂质区；在层间绝缘膜上形成第一线图案，第一线图案连接到第一杂质区；在层间绝缘膜上形成第二线图案，第二线图案连接到第二杂质区，其中第一线图案和第二线图案彼此间隔开；在第一线图案与第二线图案之间形成第一沟槽，第一沟槽暴露层间绝缘膜，第一沟槽包括第一区域和第二区域；在第一沟槽的第一区域上形成第一盖图案以覆盖第一沟槽的第一区域，其中第一盖图案部分地插入第一沟槽的第一区域的开口处，使得空的空间形成在第一沟槽的第一区域的底表面与部分地插入的第一盖图案之间；用第一绝缘材料填充第一沟槽的第二区域；以及在第二线图案上形成接触，其中接触连接到在第一沟槽的第二区域的第一侧上的第二杂质区。第一沟槽的第二区域用第一绝缘材料填充。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的以上及另外的方面和特征将变得更加明显，附图中：
图1是示出根据本发明构思的一示例性实施方式的半导体器件的俯视图；
图2是示出根据本发明构思的一示例性实施方式的图1的区域j和区域k的放大俯视图；
图3是根据本发明构思的一示例性实施方式的沿图2的线A-A'、B-B'和C-C'截取的剖视图；以及
图4至21是示出根据本发明构思的示例性实施方式制造半导体器件的方法的剖视图。
具体实施方式
图1是示出根据本发明构思的一示例性实施方式的半导体器件的俯视图。图2是示出根据本发明构思的一示例性实施方式的图1的区域j和区域k的放大俯视图。图3是根据本发明构思的一示例性实施方式的沿图2的线A-A'、B-B'和C-C'截取的剖视图。
参照图1至3，半导体器件的衬底100可以包括单元区100-C和外围电路区100-P。外围电路区100-P可以例如沿着单元区100-C的边界的至少一部分设置。例如，外围电路区100-P可以设置在单元区100-C的边界周围。电容器和金属氧化物半导体场效应晶体管(MOSFET)可以形成在单元区100-C中。MOSFET可以是存储单元晶体管。用于控制晶体管的功能的控制元件等可以形成在外围电路区100-P中。
单元区100-C可以包括多个位线结构BL1、BL2和BL3以及多个字线结构WL1、WL2和WL3。多个位线结构BL1、BL2和BL3延伸的方向以及多个字线结构WL1、WL2和WL3延伸的方向可以彼此交叉。多个位线间隔物BLS1、BLS2和BLS3可以设置在多个位线结构BL1、BL2和BL3的每个的两个侧壁上。
第一位线结构BL1可以与接触垫CP重叠。接触垫CP可以设置在有源区ACT中。接触垫CP可以例如设置在第二字线结构WL2与第三字线结构WL3之间。存储节点接触SNC可以设置在第一位线结构BL1的两侧上。此外，存储节点接触SNC能设置在有源区ACT中。
外围电路区100-P可以包括第一金属层ML1。第一金属层ML1可以包括彼此间隔开的多个布线图案(例如线图案)和设置在所述多个布线图案之间的多个沟槽。第一金属层ML1的第二布线图案MP2可以设置在第一金属层ML1的第一布线图案MP1的一侧。例如，第二沟槽TR2可以设置在第一布线图案MP1与第二布线图案MP2之间，使得第一布线图案MP1和第二布线图案MP2可以彼此间隔开。
第一布线图案MP1和第二布线图案MP2的宽度可以彼此不同。例如，其上设置第三接触MC的第二布线图案MP2的宽度可以大于第一布线图案MP1的宽度。这里，宽度可以是在交叉第一布线图案MP1和第二布线图案MP2延伸的方向的方向上测量的值。然而，本发明构思不限于此。
图2仅示出外围电路区100-P的一部分(区域k)，另外的部分(外围电路区100-P中除区域k之外的区域)中的布线图案可以具有各种宽度。例如，在第二布线图案MP2中，第二布线图案MP2的其中设置第三接触MC的部分的宽度可以不同于第二布线图案MP2的其中不设置第三接触MC的另外部分的宽度。虽然区域k中的第一布线图案MP1的宽度被示为恒定，但本发明构思不限于此。例如，第一布线图案MP1的其中形成第三接触MC的部分可以具有比第一布线图案MP1的在区域k中的部分的宽度更大的宽度。第三接触MC可以是将上金属布线电连接到下金属布线的接触。下面将详细描述第三接触MC。
在图3的沿着图2的线B-B'截取的剖视图中，外围电路区100-P可以包括设置在衬底100中的第一杂质区111至第三杂质区113、以及器件隔离区101。
衬底100可以是例如体硅或绝缘体上硅(SOI)。或者，衬底100可以是硅衬底，或者可以包括其它材料，诸如硅锗、铟锑化物、铅碲化合物、铟砷化物、铟磷化物、镓砷化物和/或镓锑化物。或者，衬底100可以具有形成在基底衬底上的外延层。
器件隔离区101可以包括绝缘材料。第一杂质区111至第三杂质区113可以分别设置在栅极结构121、122和123的两侧。第一杂质区111至第三杂质区113的每个可以是例如晶体管的源极/漏极。
多个栅极结构121、122和123可以设置在衬底100上。栅极结构121、122和123可以设置在第一杂质区111与第二杂质区112之间以及第二杂质区112与第三杂质区113之间。栅极结构121、122和123的每个可以包括栅电极121、栅极绝缘膜122和栅极间隔物123。
栅极绝缘膜122可以设置在栅电极121与衬底100的上表面之间。栅极间隔物123可以设置在栅电极121和栅极绝缘膜122的两个侧壁上。虽然图中示出了栅极结构121至123仅包括栅电极121、栅极绝缘膜122和栅极间隔物123，但本发明构思不限于此。例如，栅极绝缘膜122还可以包括设置在栅电极121的底表面上以及栅电极121的两个侧壁上的另外的绝缘膜。此外，例如，栅极间隔物123可以具有多层结构。
第一层间绝缘膜110可以设置在衬底100上。栅极结构121、122和123可以设置在第一层间绝缘膜110中。第一层间绝缘膜110可以包括例如低介电常数材料、氧化物膜、氮化物膜和/或氮氧化物膜，以减少布线之间的耦合现象。例如，低介电常数材料可以包括可流动氧化物(FOX)、东燃硅氮烷(tonen silazen)(TOSZ)、无掺杂的二氧化硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟化物硅酸盐玻璃(FSG)、掺碳硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、和/或多孔聚合材料、和/或其组合。然而，也可以使用具有低介电常数的其它材料。
第二层间绝缘膜210可以设置在第一层间绝缘膜110上。第二层间绝缘膜210可以包括例如硅氮化物(SiN)。
第一金属层ML1可以设置在第二层间绝缘膜210上。布线图案间隔物320可以设置在第一布线图案MP1与第二布线图案MP2之间。布线图案间隔物320可以设置在第二布线图案MP2的两侧。
布线图案间隔物320可以包括第一绝缘材料。在本发明构思的一示例性实施方式中，第一绝缘材料可以包括例如硅氮化物(SiN)。布线图案间隔物320能使第一布线图案MP1与第二布线图案MP2电绝缘。例如，布线图案间隔物320能使第二杂质区112和第三杂质区113彼此绝缘。
第二沟槽TR2可以设置在第一布线图案MP1与第二布线图案MP2之间。此外，第二沟槽TR2可以设置在第二杂质区112与第三杂质区113之间。第二沟槽TR2的第一侧壁可以与第二布线图案MP2的侧壁相邻设置。第二沟槽TR2的第二侧壁可以与第一布线图案MP1的侧壁相邻设置。第二沟槽TR2的底表面与例如第二层间绝缘膜210相邻设置。
第二沟槽TR2可以包括第一区域(区域I)和第二区域(区域II)。第一区域(区域I)的长度可以长于第二区域(区域II)的长度。这里，长度可以是沿着第一布线图案MP1和第二布线图案MP2延伸的方向测量的值。布线图案间隔物320可以设置在第二沟槽TR2的第二区域(区域II)中。在图3沿图2的线C-C'截取的剖视图中，第一气隙313和第一盖图案310可以设置在第二沟槽TR2的第一区域(区域I)中。第二沟槽TR2可以使第一布线图案MP1与第二布线图案MP2电绝缘。
第一沟槽TR1可以设置在第一杂质区111与第二杂质区112之间。第一沟槽TR1的第一侧壁可以与第一布线图案MP1的侧壁相邻设置。与第一沟槽TR1的第一侧壁相反的第一沟槽TR1的第二侧壁可以与另一布线图案的侧壁相邻设置。第一沟槽TR1的底表面可以与第二层间绝缘膜210相邻设置。第一沟槽TR1可以包括第一盖图案310和第一气隙313。第一沟槽TR1可以使第一布线图案MP1与另一布线图案(例如第二布线图案MP2)电绝缘。
第一盖图案310可以与第一沟槽TR1的下表面(例如底表面)间隔开并且可以覆盖第一沟槽TR1。第一盖图案310可以包括例如第一绝缘材料。
当第一盖图案310被设置为与第一沟槽TR1的下表面间隔开时，第一气隙313可以形成在第一沟槽TR1中。第一气隙313可以设置在第一沟槽TR1的下表面与第一盖图案310之间。
第一金属层ML1可以通过穿过第一层间绝缘膜110和第二层间绝缘膜210的接触连接到第一杂质区111至第三杂质区113。穿过第一层间绝缘膜110和第二层间绝缘膜210的接触可以包括第一接触C1和第二接触C2。
第一接触C1可以从第一布线图案MP1延伸到第二杂质区112。第一接触C1可以穿过第一层间绝缘膜110和第二层间绝缘膜210。第一布线图案MP1和第二杂质区112能通过第一接触C1电连接。第二接触C2可以从第二布线图案MP2延伸到第三杂质区113。第二接触C2可以穿过第一层间绝缘膜110和第二层间绝缘膜210。第二布线图案MP2和第三杂质区113能通过第二接触C2电连接。
第三接触MC可以设置在第二布线图案MP2上。第三接触MC可以通过第二布线图案MP2和第二接触C2连接到第三杂质区113。第三接触MC可以设置在第二沟槽TR2的一侧。例如，第三接触MC可以设置在第二沟槽TR2的第二区域(区域II)的一侧。布线图案间隔物320可以设置在第三接触MC的两侧。第三接触MC能将形成在第一金属层ML1上的金属布线连接到第二布线图案MP2。第三接触MC可以包括例如金属。
在本发明构思的一示例性实施方式中，布线图案间隔物320可以设置在布线图案的其中设置上接触的部分的两侧。上接触可以指将形成在第一金属层ML1上(例如之上)的金属布线连接到第一金属层ML1中包括的布线图案的接触，诸如第三接触MC。第一气隙313可以设置在布线图案的其中不设置上接触的另一部分的两侧。
当使第一布线图案MP1与第二布线图案MP2电隔离时，根据本发明构思的一示例性实施方式的半导体器件使用具有低介电常数的第一气隙313。因此，可以减小能形成在第一布线图案MP1与第二布线图案MP2之间的寄生电容。此外，根据本发明构思的一示例性实施方式的半导体器件被构造为使得布线图案间隔物320设置在布置图案的其中设置上接触的部分的两侧，以最小化能形成在第一布线图案MP1与第二布线图案MP2之间的寄生电容。因此，能提高半导体器件的产量。
在图3的沿着图2的线A-A'截取的剖视图中，在单元区100-C的有源区ACT中的衬底100可以包括第四杂质区114和第五杂质区115。器件隔离区101可以设置在第四杂质区114与第五杂质区115之间。
第一位线结构BL1可以设置在第四杂质区114上，并且可以电连接到第四杂质区114。第一位线结构BL1可以包括接触插塞401、位线402和上膜403。然而，本发明构思不限于此。例如，当需要时，第一位线结构BL1除位线402之外可以包括各种部件。位线402可以通过接触插塞401电连接到第四杂质区114。
第一位线间隔物BLS1可以设置在第一位线结构BL1的两个侧壁上。第一位线间隔物BLS1可以包括第一间隔物411、第二气隙412和第三间隔物413。
第一间隔物411可以与位线402相邻设置。然而，本发明构思不限于此，并且另外的膜可以形成在第一间隔物411与位线402之间。虽然图中示出了第一间隔物411位于衬底100的上表面上并具有直线形状，但本发明构思不限于此。例如，第一间隔物411可以延伸到衬底100中。此外，第一间隔物411的一部分可以位于第四杂质区114中。此外，第一间隔物411可以具有例如L形状。
第二气隙412可以设置在第一间隔物411与第三间隔物413之间。第二气隙412可以是空的空间。
第三间隔物413可以设置在第二气隙412与存储节点接触SNC之间。虽然图中示出了第三间隔物413与存储节点接触SNC直接接触，但本发明构思不限于此。例如，另外的膜可以形成在第三间隔物413与存储节点接触SNC之间。
第二盖图案420可以设置在第一位线结构BL1和第一位线间隔物BLS1上。第二盖图案420的下部的一部分可以插入到第二气隙412中。
存储节点接触SNC可以设置在第五杂质区115上，并且可以电连接到第五杂质区115。存储节点接触SNC可以设置在第一位线间隔物BLS1的侧壁上。电容器的下电极500可以设置在第一位线结构BL1上。例如，电容器的下电极500可以设置在存储节点接触SNC上。存储节点接触SNC可以将第五杂质区115与电容器的下电极500电连接。
将参照图1至13描述根据本发明构思的一示例性实施方式的制造半导体器件的方法。将理解，在该图的元件未在此描述的方面来说，它们可以与已经关于其它图描述的相对应的元件相似或相同。
图4至21是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的剖视图。图4至21示出沿图2的线A-A'、B-B'和C-C'截取的剖面。例如，图4至13示出根据本发明构思的一示例性实施方式的制造半导体器件的方法。
参照图1、2和4，第一金属层ML1可以形成在外围电路区100-P中的第二层间绝缘膜210上，第二金属层ML2可以形成在单元区100-C中。
第二层间绝缘膜210可以在外围电路区100-P处形成在衬底100上。第一金属层ML1可以形成在外围电路区100-P的第二层间绝缘膜210上以覆盖第二层间绝缘膜210。第一金属层ML1可以连接到第一杂质区111至第三杂质区113。
第二金属层ML2可以形成在单元区100-C中以覆盖第五杂质区115、器件隔离区101、第一位线结构BL1和第一位线间隔物BLS1。第一位线间隔物BLS1可以包括第二间隔物412'。第二间隔物412'可以不包括第二气隙412(见图3)。第二间隔物412'可以包括相对于第一间隔物411和第三间隔物413中包括的材料具有蚀刻选择性的材料。
参照图1、2和5，第一沟槽TR1和第二沟槽TR2可以形成在外围电路区100-P中。第三沟槽TR3可以形成在单元区100-C中。如图5中所示，对单个第一沟槽TR1的引用可以包括多个第一沟槽TR1。此外，如图5中所示，对单个第二沟槽TR2的引用可以指多个第二沟槽TR2。
第一沟槽TR1和第二沟槽TR2可以形成在第一金属层ML1中以穿过第一金属层ML1。第一沟槽TR1可以暴露第二层间绝缘膜210。在本发明构思的一示例性实施方式中，第一沟槽TR1和第二沟槽TR2可以形成为延伸到第二层间绝缘膜210中。然而，第一沟槽TR1和第二沟槽TR2可以不穿过第二层间绝缘膜210。由于第一沟槽TR1和第二沟槽TR2的形成，第一布线图案MP1和第二布线图案MP2能被形成。
第三沟槽TR3可以通过去除第二金属层ML2的一部分而形成在第二金属层ML2中。第二金属层ML2的所述部分可以形成在第一位线结构BL1和第一位线间隔物BLS1上。第三沟槽TR3可以暴露第一位线结构BL1和第一位线间隔物BLS1的至少一部分。例如，第三沟槽TR3可以暴露第二间隔物412'。由于第三沟槽TR3的形成，存储节点接触SNC能被形成。
参照图1、2和6，牺牲图案315、第一凹陷r1和第二凹陷r2可以形成在外围电路区100-P中，牺牲图案315和第三凹陷r3可以形成在单元区100-C中。
牺牲图案315可以形成为填充第一沟槽TR1、第二沟槽TR2和第三沟槽TR3的一部分。牺牲图案315可以包括第二绝缘材料。第二绝缘材料可以是相对于例如第一绝缘材料、第一金属层ML1中包括的材料和第二金属层ML2中包括的材料具有蚀刻选择性的材料。第二绝缘材料可以包括例如氧化物。
第一凹陷至第三凹陷r1、r2和r3可以分别被包括在第一沟槽至第三沟槽TR1、TR2和TR3中。例如，第一凹陷至第三凹陷r1、r2和r3可以分别是第一沟槽至第三沟槽TR1、TR2和TR3的在牺牲图案315形成之后留下的部分。因为牺牲图案315仅填充第一沟槽至第三沟槽TR1、TR2和TR3的一部分，所以第一沟槽至第三沟槽TR1、TR2和TR3的剩余部分可以形成第一凹陷至第三凹陷r1、r2和r3。
参照图1、2和7，第一掩模图案(掩模1)可以形成在外围电路区100-P中，并且第一掩模图案(掩模1)可以不形成在单元区100-C中。
第一掩模图案(掩模1)可以形成在第一金属层ML1上以覆盖外围电路区100-P并暴露单元区100-C。第一掩模图案(掩模1)可以形成在第一金属层ML1上以填充第一凹陷r1和第二凹陷r2。
还参照图8，填充第三沟槽TR3的一部分的牺牲图案315可以被去除。例如，第三沟槽TR3中的牺牲图案315可以通过使用第一掩模图案(掩模1)作为掩模而被选择性地去除。当第三沟槽TR3中的牺牲图案315被去除时，第二间隔物412'能再次被第三沟槽TR3暴露。第一掩模图案(掩模1)可以从外围电路区100-P被去除。
参照图1、2和9，盖膜311可以形成在外围电路区100-P中和单元区100-C中。
盖膜311可以形成在第一金属层ML1上以填充第一沟槽TR1和第二沟槽TR2的剩余部分。盖膜311还可以形成在牺牲图案315上以填充第一凹陷r1和第二凹陷r2。盖膜311可以形成在存储节点接触SNC上。此外，盖膜311可以沿着第三沟槽TR3的侧壁和底表面共形地形成。盖膜311可以仅填充第三沟槽TR3的一部分。例如，盖膜311可以不填充整个第三沟槽TR3。
盖膜311可以包括相对于第一金属层ML1、第二金属层ML2和牺牲图案315具有蚀刻选择性的材料。例如，盖膜311可以包括第一绝缘材料。第一绝缘材料可以包括例如硅氮化物(SiN)。
参照图1、2和10，第二掩模图案(掩模2)可以形成在第一金属层ML1上以暴露盖膜311的形成在单元区100-C以及外围电路区100-P的第二沟槽TR2的第二区域(区域II)上的部分。此外，第二掩模图案(掩模2)可以暴露盖膜311的形成在第二布线图案MP2在第二沟槽TR2处在第二区域II中的部分上的部分。例如，第二掩模图案(掩模2)可以暴露盖膜311的一部分。在这种情况下，盖膜311的暴露部分位于沟槽的形成在第二布线图案MP2的在后续工艺中其上将形成第三接触MC(见图3)的部分的两侧上的部分(例如第二区域(区域II)处。
第二掩模图案(掩模2)可以形成在第一金属层ML1上以覆盖盖膜311的形成在第一沟槽TR1和第二沟槽TR2的第一区域(区域I)上的部分。
参照图11，由第二掩模图案(掩模2)暴露的盖膜311可以被选择性地去除以形成第一初始盖图案310'。盖膜311的选择性去除可以通过使用第二掩模图案(掩模2)作为掩模而被执行。此后，第二掩模图案(掩模2)可以被去除。
第一初始盖图案310'可以形成在第一沟槽TR1中的牺牲图案315上和第二沟槽TR2的第一区域(区域I)中的牺牲图案315上。
随着由第二掩模图案(掩模2)暴露的盖膜311被去除，填充第二沟槽TR2的第二区域II的一部分的牺牲图案315和第二布线图案MP2可以被暴露。例如，第二凹陷r2可以再次形成在第二沟槽TR2中。此外，当形成在第二金属层ML2上和第三沟槽TR3中的盖膜311被去除时，第二间隔物412'可以再次被暴露。形成在第一沟槽TR1中的牺牲图案315和形成在第二沟槽TR2的第一区域(区域I)中的牺牲图案315可以被第一初始盖图案310'覆盖。
参照图1、2、12和13，第一气隙313可以形成在外围电路区100-P中，第四沟槽TR4可以形成在单元区100-C中。
第二沟槽TR2的第二区域(区域II)中的牺牲图案315可以被去除。因此，空的空间可以形成在第二沟槽TR2中。第一沟槽TR1中的牺牲图案315和第二沟槽TR2的第一区域(区域I)中的牺牲图案315可以通过使用蚀刻气体例如经由第二沟槽TR2而被选择性地去除。形成在第一初始盖图案310'下面的牺牲图案315可以使用第一初始盖图案310'与牺牲图案315之间的蚀刻选择性而被选择性地去除。
当形成在第一初始盖图案310'下面的牺牲图案315被去除时，第一气隙313能被形成。第一气隙313能例如形成在第一沟槽TR1中和第二沟槽TR2的第一区域(区域I)中。
第二间隔物412'可以包括相对于牺牲图案315没有蚀刻选择性的材料。因此，由第三沟槽TR3暴露的第二间隔物412'能被去除。例如，第二间隔物412'能相对于第一间隔物411和第三间隔物413被选择性地去除。因此，第四沟槽TR4能形成在第一间隔物411与第二间隔物412'之间。第二间隔物412'的选择性去除可以与外围电路区100-P的牺牲图案315的去除被同时执行。
第二沟槽TR2和第三沟槽TR3可以用第一绝缘材料填充。在本发明构思的一示例性实施方式中，用第一绝缘材料填充第二沟槽TR2的工艺和填充第三沟槽TR3的工艺能被同时执行。填充第二沟槽TR2和第三沟槽TR3的工艺能被连续地执行，直到第一绝缘材料填充第二沟槽TR2和第三沟槽TR3。通过用第一绝缘材料填充第二沟槽TR2，布线图案间隔物320能被形成。通过用第一绝缘材料填充第三沟槽TR3，第二盖图案420能被形成。
第一绝缘材料可以是例如具有较差的间隙填充特性的材料。因为第一绝缘材料的间隙填充特性可能较差，所以第一绝缘材料在填充工艺期间仅能覆盖第四沟槽TR4的上表面而不填充第四沟槽TR4的整体。因此，第二盖图案420的一部分可以插入到第四沟槽TR4中以填充第四沟槽TR4的一部分。当第二盖图案420的一部分形成为与第四沟槽TR4的下表面间隔开时，第二气隙412可以形成在第四沟槽TR4中。
然而，本发明构思不限于此。例如，根据填充工艺，第二盖图案420的一部分可以不插入到第四沟槽TR4中。例如，第二盖图案420的形状不限于图中所示的形状，只要第四沟槽TR4的上表面被覆盖以在第四沟槽TR4中形成空的空间(例如第二气隙412)。
第一初始盖图案310'可以被回蚀刻直到第一金属层ML1的上表面被暴露。因此，第一盖图案310能被形成。
因为第一盖图案310与第一沟槽TR1的下表面和第二沟槽TR2的第一区域(区域I)的下表面间隔开，所以第一气隙313可以是形成在第一沟槽TR1和第二沟槽TR2的第一区域(区域I)中的空的空间。
参照图1、2和3，第三接触MC可以形成在外围电路区100-P中。第三接触MC可以形成在布线图案间隔物320的一侧。此外，第三接触MC可以形成在第二布线图案MP2上。
在单元区100-C中，下电极500可以形成在存储节点接触SNC上。在随后的工艺中，下电极500可以是电容器的电极中的一个。
图14至21示出了根据本发明构思的一示例性实施方式制造半导体器件的方法。省略的元件或工艺能被理解为与已经公开的相对应的元件或工艺相似或相同。
参照图1、2和14，在外围电路区100-P中，第一金属层ML1可以形成在第二层间绝缘膜210上。存储节点接触SNC、第二气隙412和第二初始盖图案420'可以形成在单元区100-C中。
在本发明构思的一示例性实施方式中，单元区100-C的第二气隙412可以在第一金属层ML1形成于外围电路区100-P中之前形成。
第二初始盖图案420'的下部可以具有与参照图12和13描述的第二盖图案420的下部的形状相同的形状。第二初始盖图案420'也可以形成在存储节点接触SNC上。
参照图1、2和15，第一沟槽TR1和第二沟槽TR2可以形成在外围电路区100-P中。
在用于形成第一沟槽TR1和第二沟槽TR2的蚀刻工艺中，凹陷可以形成在第二初始盖图案420'的上表面上。例如，在用于形成第一沟槽TR1和第二沟槽TR2的蚀刻工艺中，通过去除第二初始盖图案420'的上表面的一部分，第二初始盖图案420'的上表面可以不是平坦的。当从衬底100的上表面垂直地测量时，形成在第二初始盖图案420'的上表面上的凹陷的底表面可以在与存储节点接触SNC的上表面相同的平面上，或者可以高于存储节点接触SNC的上表面。
参照图1、2和16，牺牲图案315、第一凹陷r1和第二凹陷r2可以形成在外围电路区100-P中。牺牲图案315可以形成在单元区100-C中的第二初始盖图案420'上。
当牺牲图案315形成在外围电路区100-P中时，牺牲图案315也可以形成在第二初始盖图案420'的上表面的在用于形成第一沟槽TR1和第二沟槽TR2的蚀刻工艺中被蚀刻的部分中。例如，牺牲图案315可以形成在形成于第二初始盖图案420'的上表面上的凹陷中。
参照图1、2和17，盖膜311可以形成在外围电路区100-P和单元区100-C中。
在单元区100-C的情况下，盖膜311可以形成在第二初始盖图案420'和牺牲图案315上。在外围电路区100-P的情况下，如参照图9所述，盖膜311可以形成在第一金属层ML1和牺牲图案315上以填充第一凹陷r1和第二凹陷r2。在图17的情况下，图7和8的步骤可以被省略。例如，当第二气隙412在第一沟槽TR1和第二沟槽TR2的形成之前已经形成在单元区100-C中时，图7和8的步骤可以被省略。
参照图1、2和18，第二掩模图案(掩模2)可以形成在第一金属层ML1上以暴露盖膜311在单元区100-C以及外围电路区100-P的第二沟槽TR2的第二区域(区域II)中的部分。此外，第二掩模图案(掩模2)可以暴露盖膜311的在设置于第二沟槽TR2的第二区域II的一侧上的第二布线图案MP2的部分处的一部分。
参照图19，由第二掩模图案(掩模2)暴露的盖膜311可以被选择性地去除以形成第一初始盖图案310'。盖膜311的形成在单元区100-C中的部分可以被去除，使得第二初始盖图案420'的上表面和牺牲图案315能被暴露。
参照图1、2、20和21，第一气隙313可以形成在外围电路区100-P中，并且单元区100-C的牺牲图案315可以被去除。
第二沟槽TR2可以用第一绝缘材料填充。因此，布线图案间隔物320能形成在第二沟槽TR2中。
第二初始盖图案420'可以被回蚀刻直到存储节点接触SNC的上表面被暴露。因此，第二盖图案420可以被形成。
虽然已经参照本发明构思的示例性实施方式具体示出和描述了本发明构思，但是对本领域普通技术人员将明显的是，可以在此进行形式和细节上的各种改变而不背离本发明构思的精神和范围。
本申请要求享有2016年12月2日在韩国知识产权局提交的韩国专利申请第10-2016-0163542号的优先权，其公开通过引用全文合并于此。

Claims (20)

1.一种制造半导体器件的方法，包括：
提供包括单元区和外围电路区的衬底，其中所述单元区包括位线结构、形成在所述位线结构的两个侧壁上的位线间隔物、以及形成在所述位线结构上的下电极，其中所述外围电路区至少部分地沿着所述单元区的边界设置，以及其中所述外围电路区包括第一杂质区、第二杂质区和第三杂质区；
在所述衬底的所述外围电路区上形成层间绝缘膜；
在所述层间绝缘膜上形成第一金属层，其中所述第一金属层连接到所述第一杂质区、所述第二杂质区和所述第三杂质区；
在所述第一金属层中形成第一沟槽和第二沟槽，其中所述第一沟槽设置在所述第一杂质区与所述第二杂质区之间并暴露所述层间绝缘膜，所述第二沟槽设置在所述第二杂质区与所述第三杂质区之间并暴露所述层间绝缘膜；
在所述第一沟槽上形成第一盖图案，其中所述第一盖图案与所述第一沟槽的底表面间隔开，在所述第一沟槽中形成第一气隙；
用第一绝缘材料填充所述第二沟槽，使所述第二杂质区和所述第三杂质区绝缘；以及
在所述第一金属层上形成连接到所述第三杂质区的接触，其中所述接触形成在所述第二沟槽的第一侧，以及
其中所述第一沟槽形成在所述第二沟槽的第二侧，所述第二沟槽的所述第一侧和所述第二侧彼此相反。
2.根据权利要求1所述的方法，其中所述第一盖图案的所述形成包括：
用第二绝缘材料填充所述第一沟槽和所述第二沟槽的一部分；
在所述第二绝缘材料上形成所述第一盖图案以完全填充所述第一沟槽；以及
从所述第一沟槽和所述第二沟槽选择性地去除所述第二绝缘材料。
3.根据权利要求2所述的方法，其中所述第一盖图案在所述第二绝缘材料上的所述形成以完全填充所述第一沟槽包括：
用所述第二绝缘材料填充所述第一沟槽和所述第二沟槽的一部分，然后在所述第一金属层上形成盖膜使得所述盖膜完全填充所述第一沟槽和所述第二沟槽；
在所述第一沟槽上形成第一掩模图案以暴露所述盖膜在所述第二沟槽上的部分；
通过使用所述第一掩模图案作为掩模通过选择性地去除所述盖膜在所述第二沟槽上的部分而形成初始盖图案；
去除所述第一掩模图案；以及
通过回蚀刻所述初始盖图案直到所述第一金属层的上表面被暴露而形成所述第一盖图案。
4.根据权利要求1所述的方法，其中所述第一沟槽和所述第二沟槽延伸到所述层间绝缘膜中。
5.根据权利要求1所述的方法，其中所述衬底的所述单元区包括第四杂质区和第五杂质区，
其中所述位线结构连接到所述第四杂质区，以及
其中所述位线间隔物包括第一间隔物和相对于所述第一间隔物具有蚀刻选择性的第二间隔物，
所述方法还包括：
在所述衬底的所述单元区中形成第二金属层，使得所述第二金属层覆盖所述位线结构和所述位线间隔物；
在所述第二金属层中形成暴露所述第一间隔物的第三沟槽，并形成存储节点接触，其中所述存储节点接触连接到所述第五杂质区；
选择性地去除由所述第三沟槽暴露的所述第一间隔物，以在所述位线间隔物中形成第四沟槽；
形成第二盖图案，其中所述第二盖图案覆盖所述第四沟槽并填充所述第三沟槽，使得第二气隙形成在所述第四沟槽中；以及
在所述存储节点接触上形成所述下电极，
其中所述第三沟槽与所述第一沟槽和所述第二沟槽同时形成。
6.根据权利要求5所述的方法，其中所述第一盖图案的所述形成包括：
用第二绝缘材料填充所述第一沟槽至所述第三沟槽的一部分；
形成覆盖所述第一沟槽和所述第二沟槽并暴露所述第三沟槽的第一掩模图案；
通过使用所述第一掩模图案作为掩模通过选择性地去除填充所述第三沟槽的一部分的所述第二绝缘材料而暴露所述第一间隔物；
在所述外围电路区的所述第二绝缘材料上形成所述第一盖图案，以完全填充所述第一沟槽；以及
通过使用所述第二绝缘材料与所述第一盖图案之间的蚀刻选择性而选择性地去除填充所述第一沟槽和所述第二沟槽的一部分的所述第二绝缘材料，
其中，填充所述第一沟槽和所述第二沟槽的一部分的所述第二绝缘材料的所述选择性去除与所述第四沟槽的所述形成被同时执行。
7.根据权利要求6所述的方法，其中所述第一间隔物通过选择性地去除所述第二绝缘材料的所述暴露以及所述第一盖图案在所述第二绝缘材料上的所述形成以完全填充所述第一沟槽包括：
在所述第一金属层和所述第二金属层上形成盖膜，以填充所述第三沟槽的一部分并完全填充所述第一沟槽和所述第二沟槽；
在所述第一沟槽上形成第二掩模图案以暴露所述盖膜在所述第二沟槽和所述第三沟槽中的部分；以及
通过使用所述第二掩模图案作为掩模去除所述盖膜在所述第二沟槽和所述第三沟槽中的部分。
8.根据权利要求1所述的方法，其中所述衬底的所述单元区包括第四杂质区和第五杂质区，
其中所述位线结构连接到所述第四杂质区，以及
其中所述位线间隔物包括第一间隔物和相对于所述第一间隔物具有蚀刻选择性的第二间隔物，
所述方法还包括：
在所述第一沟槽和所述第二沟槽的所述形成之前，在所述衬底的所述单元区上形成第二金属层以覆盖所述位线结构和所述位线间隔物；
在所述第二金属层中形成暴露所述第一间隔物的第三沟槽，并形成存储节点接触，其中所述存储节点接触连接到所述第五杂质区；
选择性地去除由所述第三沟槽暴露的所述第一间隔物，在所述位线间隔物中形成第四沟槽；
形成第二盖图案，所述第二盖图案覆盖所述第四沟槽并填充所述第三沟槽，在所述第四沟槽中形成第二气隙；以及
在所述存储节点接触上形成所述下电极。
9.一种制造半导体器件的方法，包括：
提供包括单元区和外围电路区的衬底，其中所述单元区包括位线结构、形成在所述位线结构的两个侧壁上的位线间隔物、以及形成在所述位线结构上的下电极，其中所述外围电路区至少部分地沿着所述单元区的边界设置，以及其中所述外围电路区在其中包括第一杂质区和第二杂质区；
在所述衬底的所述外围电路区上形成层间绝缘膜；
形成连接到所述第一杂质区的第一线图案和连接到所述第二杂质区的第二线图案，所述第一线图案和所述第二线图案在所述层间绝缘膜上彼此间隔开；
在所述第一线图案与所述第二线图案之间形成暴露所述层间绝缘膜的第一沟槽，所述第一沟槽包括第一区域和第二区域；
形成覆盖所述第一沟槽的所述第一区域的第一盖图案，其中所述第一盖图案与所述第一沟槽的底表面间隔开，使得第一气隙形成在所述第一沟槽的所述第一区域中；
用第一绝缘材料填充所述第一沟槽的所述第二区域；以及
在所述第二线图案上形成接触，其中所述接触连接到在所述第一沟槽的所述第二区域的第一侧上的所述第二杂质区，其中所述第一沟槽的所述第二区域用所述第一绝缘材料填充。
10.根据权利要求9所述的方法，其中所述第一盖图案的所述形成包括：
用第二绝缘材料填充所述第一沟槽的所述第一区域和所述第二区域的一部分；
在所述第二绝缘材料上形成所述第一盖图案，使得所述第一盖图案完全填充所述第一沟槽的所述第一区域；以及
从所述第一沟槽的所述第一区域和所述第二区域选择性地去除所述第二绝缘材料。
11.根据权利要求10所述的方法，其中所述第一盖图案在所述第二绝缘材料上的所述形成包括：
用所述第二绝缘材料填充所述第一沟槽的所述第一区域和所述第二区域的一部分；
在所述第二绝缘材料以及所述第一线图案和所述第二线图案上形成完全填充所述第一沟槽的盖膜；
在所述第一沟槽上形成暴露所述盖膜的形成在所述第一沟槽的所述第二区域上的部分的掩模图案；
通过使用所述掩模图案作为掩模通过从所述第一沟槽的所述第二区域选择性地去除所述盖膜的一部分而形成初始盖图案；
去除所述掩模图案；以及
回蚀刻所述初始盖图案直到所述第一线图案和所述第二线图案的每个的上表面被暴露。
12.根据权利要求9所述的方法，其中所述第一沟槽延伸到所述层间绝缘膜中。
13.根据权利要求9所述的方法，其中所述第一区域的长度长于所述第二区域的长度，以及
其中所述第一区域和所述第二区域的所述长度沿着所述第一线图案和所述第二线图案延伸的方向被测量。
14.根据权利要求9所述的方法，其中所述衬底的所述单元区包括第三杂质区和第四杂质区，
其中所述位线结构连接到所述第三杂质区，以及
其中所述位线间隔物包括第一间隔物和相对于所述第一间隔物具有蚀刻选择性的第二间隔物，
所述方法还包括：
在所述衬底的所述单元区上形成金属层以覆盖所述位线结构和所述位线间隔物；
在所述金属层中形成第二沟槽以暴露所述第一间隔物并形成存储节点接触，其中所述存储节点接触连接到所述第四杂质区；
选择性地去除由所述第二沟槽暴露的所述第一间隔物，在所述位线间隔物中形成第三沟槽；
形成第二盖图案，所述第二盖图案覆盖所述第三沟槽并填充所述第二沟槽，在所述第三沟槽中形成第二气隙；以及
在所述存储节点接触上形成下电极，
其中所述第二沟槽与所述第一沟槽同时形成。
15.根据权利要求9所述的方法，其中所述衬底的所述单元区包括第三杂质区和第四杂质区，
其中所述位线结构连接到所述第三杂质区，以及
其中所述位线间隔物包括第一间隔物和相对于所述第一间隔物具有蚀刻选择性的第二间隔物，
所述方法还包括：
在形成所述第一沟槽之前，在所述衬底的所述单元区上形成覆盖所述位线结构和所述位线间隔物的金属层；
在所述金属层中形成第二沟槽，暴露所述第一间隔物以形成存储节点接触，其中所述存储节点接触连接到所述第四杂质区；
选择性地去除由所述第二沟槽暴露的所述第一间隔物，在所述位线间隔物中形成第三沟槽；
形成第二盖图案，所述第二盖图案覆盖所述第三沟槽并填充所述第二沟槽，在所述第三沟槽中形成第二气隙；以及
在所述存储节点接触上形成所述下电极。
16.一种制造半导体器件的方法，包括：
提供包括单元区和外围电路区的衬底，其中所述单元区包括位线结构、形成在所述位线结构的彼此相反的侧壁上的第一位线间隔物和第二位线间隔物、以及形成在所述位线结构上的第一电极，
其中所述外围电路区至少部分地沿着所述单元区的边界设置，以及其中所述外围电路区在其中包括第一杂质区和第二杂质区；
在所述衬底的所述外围电路区上形成层间绝缘膜；
在所述层间绝缘膜上形成第一金属层，其中所述第一金属层连接到所述第一杂质区和所述第二杂质区；
在所述层间绝缘膜上形成第一线图案，所述第一线图案连接到所述第一杂质区；
在所述层间绝缘膜上形成第二线图案，所述第二线图案连接到所述第二杂质区，其中所述第一线图案和所述第二线图案彼此间隔开；
在所述第一线图案与所述第二线图案之间形成第一沟槽，所述第一沟槽暴露所述层间绝缘膜，所述第一沟槽包括第一区域和第二区域；
在所述第一沟槽的所述第一区域上形成第一盖图案以覆盖所述第一沟槽的所述第一区域，其中所述第一盖图案部分地插入所述第一沟槽的所述第一区域的开口处，使得空的空间形成在所述第一沟槽的所述第一区域的底表面与所述部分地插入的第一盖图案之间；
用第一绝缘材料填充所述第一沟槽的所述第二区域；以及
在所述第二线图案上形成接触，其中所述接触连接到在所述第一沟槽的所述第二区域的第一侧上的所述第二杂质区，其中所述第一沟槽的所述第二区域用所述第一绝缘材料填充。
17.根据权利要求16所述的方法，其中所述第一沟槽的所述第二区域的长度短于所述第一沟槽的所述第一区域的长度。
18.根据权利要求16所述的方法，其中所述第一线图案的宽度不同于所述第二线图案的宽度。
19.根据权利要求16所述的方法，其中所述第一绝缘材料包括硅氮化物。
20.根据权利要求16所述的方法，还包括在所述单元区中的第三杂质区，其中所述位线结构接触所述第三杂质区。
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