KR20140109105A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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KR20140109105A
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Abstract

반도체 소자의 제조 방법은 반도체 기판에 정의된 소자 분리 영역들의 트렌치들에 소자 분리막들을 제1 방향으로 형성하고, 제1 방향과 교차하는 제2 방향으로 소자 분리막들과 소자 분리막들 사이에 정의된 활성 영역들 상에 게이트 라인들을 형성하는 단계와, 소자 분리막들을 제거하기 위해 건식 식각 공정을 실시하는 단계, 및 트렌치들 내부에서 제1 방향으로 연장되는 제1 에어갭과 게이트 라인들 사이에서 제2 방향으로 연장되는 제2 에어갭이 형성되도록 반도체 기판 상에 절연막을 형성하는 단계를 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 에어갭을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소자의 집적도가 높아짐에 따라 소자의 사이즈가 감소하고 소자들 사이의 간격이 좁아진다. 이로 인해, 소자들 사이에 간섭 현상과 같은 이유로 동작 오류가 발생되거나 전기적 특성이 저하될 수 있다.
이를 위해 미국공개특허공보 US2012/0126303에는 소자 분리 영역의 트렌치 내부와 게이트 라인들 사이에 에어갭을 형성하는 내용이 개시되어 있다. 특히, 미국공개특허공보의 도 17A 내지 도 17D를 참조하면, 트렌치에 형성된 절연막(3)을 습식 식각 공정으로 제거한다. 절연막(3)이 제거되는 동안 전극간 절연막(7)의 저면이 노출되는데, 절연막(3)의 습식 식각 공정에 의해 전극간 절연막(7)도 함께 식각되는 문제가 발생된다.
본 발명의 실시예는 소자들 사이에 에어갭을 형성하여 기생 커패시턴스를 낮추고 에어갭 형성시 노출되는 막들을 보호함으로써 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 이의 제조 방법을 제공한다.
본 발명의 실시예에 반도체 소자의 제조 방법은 반도체 기판에 정의된 소자 분리 영역들의 트렌치들에 소자 분리막들을 제1 방향으로 형성하고, 제1 방향과 교차하는 제2 방향으로 소자 분리막들과 소자 분리막들 사이에 정의된 활성 영역들 상에 게이트 라인들을 형성하는 단계와, 소자 분리막들을 제거하기 위해 건식 식각 공정을 실시하는 단계, 및 트렌치들 내부에서 제1 방향으로 연장되는 제1 에어갭과 게이트 라인들 사이에서 제2 방향으로 연장되는 제2 에어갭이 형성되도록 반도체 기판 상에 절연막을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 반도체 소자의 제조 방법은 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와, 소자 분리막과 반도체 기판의 활성 영역 상에 게이트 라인을 형성하는 단계, 및 소자 분리막과 게이트 라인의 저면에 노출된 산화막과의 식각 선택비가 7:1 이상으로 설정된 건식 식각 공정으로 게이트 라인 하부의 소자 분리막을 식각하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 소자는 반도체 기판의 소자 분리 영역들에 제1 방향으로 평행하게 형성된 트렌치들과, 트렌치들 내에 형성된 제1 에어갭들과, 반도체 기판의 제1 에어갭들과 소자 분리 영역들 사이의 활성 영역들 상에 제1 방향과 교차하는 제2 방향으로 형성된 게이트 라인들과, 게이트 라인들을 포함하는 반도체 기판 상에 형성된 층간 절연막, 및 절연막의 내부에서 게이트 라인들 사이에 형성된 제2 에어갭들을 포함한다.
본 발명의 실시예는 소자들 사이에 에어갭을 형성하여 기생 커패시턴스를 낮추고 에어갭 형성시 노출되는 막들을 보호함으로써 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 도 1의 네모 표시 부분을 설명하기 위한 입체도이다.
도 3 내지 도 11은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 13은 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 14는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2는 도 1의 네모 표시 부분을 설명하기 위한 입체도이다.
도 1 및 도 2를 참조하면, 반도체 기판(100)의 소자 분리 영역들에는 제1 방향 또는 비트라인 방향(DB)으로 다수의 트렌치들(108)이 형성된다. 소자 분리 영역들 사이에는 활성 영역이 정의된다. 그리고, 게이트 라인들(WL, DSL, SSL)이 트렌치들(108)과 교차하는 제2 방향 또는 워드라인 방향(DW)으로 소자 분리 영역들과 활성 영역들 상에 형성된다. 구체적으로, 게이트 라인들(WL, DLS, SSL)은 반도체 기판(100)의 활성 영역들과 소자 분리 영역들을 교차하도록 반도체 기판(100) 상에 제2 방향(DW)으로 형성된다. 게이트 라인들(WL, DLS, SSL) 사이의 반도체 기판(100)의 활성 영역에는 불순물 영역 또는 소스/드레인(120)이 형성된다.
낸드 플래시의 경우, 게이트 라인들은 셀 게이트 라인들(WL)과 셀렉트 게이트 라인들(DSL, SSL)을 포함할 수 있다. 셀렉트 게이트 라인들(DSL, SSL)은 드레인 셀렉트 라인들(DSL) 및 소스 셀렉트 라인들(SSL)을 포함한다. 게이트 라인(WL, DLS 또는 SSL)은 터널 절연막(102), 플로팅 게이트(104), 유전체막(114) 및 컨트롤 게이트(116)의 적층 구조를 포함할 수 있다. 플로팅 게이트(104)는 활성 영역에만 위치할 수 있다. 컨트롤 게이트(116)는 도프트 폴리실리콘막(122) 및 금속성 도전막(125)의 적층 구조로 형성될 수 있다.
제1 에어갭(AG1)은 트렌치들(108) 내에서 제1 방향(DB)으로 연장되고, 제2 에어갭(AG2)은 게이트 라인들(WL, DLS, SSL) 사이에서 제2 방향(DW)으로 연장된다. 제1 에어갭(AG1)과 제2 에어갭(AG2)이 교차하는 부분에서 제1 에어갭(AG1)과 제2 에어갭(AG2)이 서로 연결된다.
특히, 제1 에어갭(AG1)은 트렌치들(108) 내에서 소자 분리막(112)이 식각된 부분에 형성되는데, 셀렉트 게이트 라인들(DSL, SSL)의 하부에서는 소자 분리막(112)의 상부가 잔류되기 때문에 제1 에어갭(AG1)이 셀렉트 게이트 라인들(DSL, SSL)의 하부에서 분리된다.
한편, 트렌치들(108) 내부에서 제1 에어갭(AG)의 제2 방향(DW)의 단면은 상부가 넓고 하부고 좁은 타원형을 갖는다. 이러한 형태는 도 10에서 보다 구체적으로 설명하기로 한다.
트렌치들(108)의 측벽 및 저면에는 라이너 절연막(110)이 형성될 수 있으며, 라이너 절연막(110)은 산화막으로 형성될 수 있다.
트렌치(108) 내부에 소자 분리막(112)이 형성된 후 트렌치(108) 내에 제1 에어갭(AG1)을 형성하기 위하여 소자 분리막(112)을 습식 식각 공정을 식각한 후에, 트렌치(108)의 내부에는 소자 분리막(112)의 하부가 잔류할 수 있다. 따라서, 제1 에어갭(AG1)은 트렌치(108) 내부에서 소자 분리막(112) 상에 형성될 수 있다.
절연막(122)은 게이트 라인(WL, DSL, SSL)의 측벽보다 상부(특히, 상부 모서리)에서 더 많이 증착되도록 형성한다. 즉, 절연막(122)은 스텝 커버리지가 열악한 PE-USG막으로 형성할 수 있다.
소자 분리막(112)은 습식 식각 공정 시 산화막과의 식각 선택비가 큰 물질로 형성하는 것이 바람직하며, SOG막이나 PSZ막으로 형성할 수 있다. 한편, 트렌치(108) 내에 잔류하는 소자 분리막(112)의 높이는 위치에 따라 달라진다. 구체적으로, 게이트 라인들(WL, SSL, DSL) 사이보다 게이트 라인들(WL, SSL, DSL) 하부에서 소자 분리막(112)의 높이가 더 높다. 또한, 셀렉트 게이트 라인(DSL, SSL)의 저면과 소자 분리막(112)의 상부가 접촉하지만 셀 게이트 라인(WL)의 저면과 소자 분리막(112)의 상부는 접촉하지 않기 때문에, 셀 게이트 라인(WL)보다 셀렉트 게이트 라인(DSL, SSL)의 하부에서 소자 분리막(112)의 높이가 더 높다. 이는 도 8에서 보다 구체적으로 설명하기로 한다.
게이트 라인들(WL, SSL, DSL) 사이에 제2 방향(DW)으로 연장되는 제2 에어갭(AG2)이 형성됨에 따라, 게이트 라인들(WL, SSL, DSL) 사이의 기생 커패시턴스가 낮아져서 간섭현상을 감소시킬 수 있다. 또한, 트렌치(108) 내에 제1 방향(DB)으로 연장되는 제1 에어갭(AG1)이 형성됨에 따라, 소스/드레인들(120) 사이의 기생 커패시턴스가 낮아져서 간섭 현상을 감소시킬 수 있다. 즉, 서로 다른 메모리 스트링들의 불순물 영역들(120) 사이에서 기생 커패시턴스를 감소시켜 간섭 현상을 억제할 수 있다. 특히, 에어갭들(AG1, AG2)이 연결됨에 따라 플로팅 게이트(104)와 이에 인접한 다른 메모리 스트링의 플로팅 게이트 하부의 불순물 영역(120) 사이의 기생 커패시턴스도 감소시켜 간섭 현상을 억제할 수 있다.
뿐만 아니라, 서로 다른 메모리 스트링들에 포함된 플로팅 게이트들 사이의 일부에도 제1 에어갭(AG1)이 위치함에 따라 플로팅 게이트들(104) 사이의 기생 커패시턴스도 감소시켜 간섭 현상을 억제할 수 있다.
이하, 상기에서 설명한 구조들을 포함하는 반도체 소자의 제조 방법을 설명하기로 한다.
도 3 내지 도 11은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
참고로, 도 3 내지 도 9에서 A-A'의 단면도는 도 2에서 트렌치(108)를 제2 방향(DB)으로 절취한 상태를 도시한 단면도이고, B-B'의 단면도는 도 2에서 셀 게이트 라인(WL)과 셀렉트 게이트 라인(DSL) 사이의 반도체 기판(100)을 제1 방향(DW)으로 절취한 상태를 도시한 단면도이고, C-C'의 단면도는 도 2에서 셀 게이트 라인(WL)을 제1 방향(DW)으로 절취한 상태를 도시한 단면도이고, D-D'의 단면도는 도 2에서 셀렉트 게이트 라인(DSL)을 제1 방향(DW)으로 절취한 상태를 도시한 단면도이다.
도 2 및 도 3을 참조하면, 반도체 기판의 소자 분리 영역에 형성된 트렌치들에 내부에 소자 분리막들을 제1 방향(또는 비트라인 방향)으로 형성하고, 제1 방향과 교차하는 제2 방향(또는 워드라인 방향)으로 소자 분리막들과 소자 분리막들 사이에 정의된 반도체 기판의 활성 영역들 상에 게이트 라인들을 형성하기 위한 공정들이 진행된다. 이하, 낸드 플래시 장치에서 소자 분리막들과 게이트 라인들을 형성하는 공정을 예로써 설명하기로 한다.
먼저, 반도체 기판(100) 상에 터널 절연막(102), 플로팅 게이트를 형성하기 위한 실리콘막(104) 및 하드 마스크막(106)을 형성한다. 이어서, 소자 분리 영역의 하드 마스크막(106), 실리콘막(104), 터널 절연막(102)을 식각한다. 이로써, 반도체 기판(100)의 소자 분리 영역이 노출된다.
실리콘막(104)은 비정질 실리콘막 또는 폴리실리콘막으로 형성될 수 있으며, 언도프트막이나 불순물을 포함하는 도프트막이나 이들의 적층 구조로 형성될 수 있다.
도 2 및 도 4를 참조하면, 노출된 소자 분리 영역의 반도체 기판(100)을 식각하여 트렌치들(108)을 형성한다. 트렌치들(108)은 제1 방향(DB)으로 평행하게 형성될 수 있다. 트렌치들(108)은 하부보다 상부가 넓은 형태로 형성된다.
이어서, 트렌치(108)의 측벽 및 저면에 라이너 절연막(110)을 형성한다. 라이너 절연막(110)은 산화 공정으로 형성할 수 있으며, 트렌치(108)의 측벽 및 저면에 발생된 식각 손상 부위가 산화되면서 라이너 산화막(110)이 된다. 즉, 라이너 절연막(110)은 실리콘 산화막으로 형성될 수 있다. 한편, 라이너 절연막(110)을 형성하는 공정에 의해 실리콘막(104)의 노출된 측벽에도 산화막(미도시)이 형성될 수 있다.
전체 구조 상에 실링 절연막(미도시)이 더 형성될 수 있다. 실링 절연막(112)은 HTO(High Temperature Oxide)막으로 형성될 수 있으며, 증착 방식을 통해 형성될 수 있다.
도 2 및 도 5를 참조하면, 트렌치(108) 내에 소자 분리막(112)을 형성하기 위한 공정이 진행된다. 소자 분리막(112)은 습식 식각 공정에서 실리콘 산화막과 충분한 식각 선택비를 가질 수 있는 물질로 형성하는 것이 바람직하며, SOG막 또는 PSZ(polysilazane)막과 같은 유동성 절연막으로 형성될 수 있다. 구체적으로 예를 들어 설명하면, 트렌치(108)가 채워지도록 반도체 기판(100)의 전체 구조 상에 PSZ막을 도포한다. PSZ막(112)은 유동성을 갖기 때문에 트렌치(108)의 폭이 좁고 깊이가 깊어도 트렌치(108)의 하부를 충분히 채울 수 있다. 이어서, PSZ막(112)을 경화시키고 치밀화하기 위하여 열처리를 실시한다.
이후, PSZ막(112)이 실리콘막들(104) 사이의 소자 분리 영역에만 잔류되도록 경화된 PSZ막(112)을 식각한다. PSZ막(112)의 상부 표면의 높이는 기판(100)의 표면 높이보다 높고 실리콘막(104)의 상부 표면 높이보다 낮은 것이 바람직하다. 이로써, 트렌치(108) 내에서 잔류하는 PSZ막에 의해 소자 분리막(112)이 소자 분리 영역에 제1 방향(DB)으로 형성된다.
한편, 기판(100)으로부터 소자 분리막(112)의 높이(EFH)는 후속 공정에서 트렌치(108) 내에 형성될 에어갭의 위치와 높이를 결정하게 되므로, 이를 고려하여 소자 분리막(112)의 높이(EFH)가 적절하게 제어될 수 있도록 소자 분리막(112)의 식각 공정을 실시하는 것이 바람직하다.
도 2 및 도 6을 참조하면, 실리콘막(104) 상부의 하드 마스크막(106)을 제거한다. 이어서, 전체 구조 상에 유전체막(114), 도전막(116) 및 하드 마스크(118)를 형성한다.
유전체막(120)은 산화막/질화막/산화막의 적층 구조로 형성될 수 있다. 도전막(116)은 컨트롤 게이트를 형성하기 위한 막으로써, 실리콘막과 금속 물질막의 적층 구조로 형성되거나 금속 물질막으로만 형성될 수 있다. 실리콘막은 도프트 폴리실리콘막으로 형성될 수 있으며, 금속 물질막은 텅스텐, 코발트, 알루미늄, 구리 또는 이들의 실리사이드막으로 형성될 수 있다.
도 2 및 도 7을 참조하면, 제2 방향(DW)의 라인 형태로 하드 마스크(118), 도전막(116) 및 유전체막(114)을 식각한다. 이로써, 컨트롤 게이트가 형성된다. 이어서, 실리콘막(104)의 노출된 부분을 식각 공정으로 제거한다. 실리콘막(104)은 컨트롤 게이트 하부에 잔류하면서 플로팅 게이트가 된다. 이로써, 터널 절연막(102), 실리콘막(104), 유전체막(114) 및 컨트롤 게이트(116)의 적층 구조를 포함하는 게이트 라인들(WL, DSL)이 소자 분리 영역들(또는 소자 분리막들)과 교차하는 제2 방향(DW)으로 형성된다.
여기서, 셀렉트 게이트 라인들(DSL)의 폭(GW1)이 셀 게이트들의 폭(GW2)보다 넓은 것이 바람직하다. 또한, 셀렉트 게이트 라인들(DSL) 사이의 간격이 셀 게이트 라인들(WL) 사이의 간격보다 넓은 것이 바람직하다.
한편, 소자 분리 영역들에 형성된 소자 분리막(112)은 게이트 라인들(WL, DSL) 사이에서 반도체 기판(100)의 표면보다 상부가 돌출된 상태로 노출된다.
이후, 게이트 라인들(WL, DSL) 사이에 노출된 반도체 기판(100)의 활성 영역에 불순물을 주입하여 소스/드레인으로 사용하기 위한 불순물 영역들(120)을 형성한다.
도 2 및 도 8을 참조하면, 소자 분리막(112)의 식각 공정이 실시된다. 이때, 주변 회로 영역에서는 소자 분리막이 식각되지 않도록 셀 영역을 덮고 주변 회로 영역을 노출시키는 마스크(301)를 형성한 상태에서 소자 분리막(112)의 식각 공정이 진행될 수 있다. 따라서, 식각 공정이 진행된 후에도 주변 영역에서는 소자 분리막(112)이 그대로 잔류된다.
식각 공정은 소자 분리막(112)의 상부를 제거하기 위해 실시된다. 소자 분리막(112)의 상부가 제거됨에 따라 트렌치(108)의 상부에 공간이 형성되며, 후속 공정에서 트렌치(108) 상부의 공간에 에어갭이 형성된다.
셀 게이트 라인들(WL)의 하부에서 셀 게이트 라인들(WL)의 하면과 접촉하는 소자 분리막(112)의 상부는 모두 제거한다. 하지만, 셀렉트 게이트 라인들(DSL)의 하부에서 셀렉트 게이트 라인들(DSL)의 하면과 접촉하는 소자 분리막(112)의 일만 제거하는 것이 바람직하다. 즉, 소자 분리막(112)의 식각 공정이 완료된 후에도 셀렉트 게이트 라인들(DSL)의 하부에서 셀렉트 게이트 라인들(DSL)의 하면 중앙과 소자 분리막(112)의 상부가 접촉한 상태로 소자 분리막(112)이 잔류될 수 있다. 이로써, 후속 공정에서 트렌치(108) 내에 형성되는 에어갭은 셀렉트 게이트 라인들(DSL) 하부에서 분리된다.
한편, 식각 공정 시 게이트 라인들(WL, DSL)의 하면 또는 유전체막(114)에 포함된 산화막의 하면과 접촉하는 소자 분리막(112)이 제거되면서 게이트 라인들(WL, DSL)에 포함된 산화막의 하면이 노출된다. 따라서, 노출되는 산화막의 식각 손상을 최소화하면서 소자 분리막(112)을 식각해야 한다.
이렇게 산화막의 식각 손상을 최소화하기 위해서는 산화막과 소자 분리막(112)의 식각 선택비가 최대한 커야 하며, 소자 분리막과 산화막의 식각 선택비가 7:1 이상(바람직하게는 15:1 이상)이 되는 조건에서 식각 공정을 실시하여 산화막보다 소자 분리막을 더 많이 식각하는 것이 바람직하다. 식각 선택비가 커야 소자 분리막 식각 시 산화막의 식각 손상을 최소화할 수 있으므로, 식각 선택비는 클수록 좋다. 미국공개특허공보 US2012/0126303에는 소자 분리막을 습식 식각 공정으로 식각한다고 기재되어 있으나, PSZ로 형성된 소자 분리막과 실리콘 산화막의 식각 선택비를 7:1 이상으로 설정할 수 있는 습식 식각 공정은 현재까지 공개되어 있지 않다. 또한, 일반적인 건식 식각 공정의 경우에도 사용되는 식각 가스에 따라 식각 선택비가 달라지는데, 식각 선택비를 7:1 이상으로 설정할 수 있는 건식 식각 공정도 공개되어 있지 않다.
이렇게 소자 분리막과 산화막의 식각 선택비를 7:1 이상으로 확보하기 위하여 불소 함유 식각제와 수소 함유 식각제를 사용하는 건식 식각 공정이 제안된다. 구체적으로 예를 들어 설명하면, 소자 분리막(112)을 건식 식각 공정으로 식각하되, 불소 함유 식각제와 수소 함유 식각제를 사용하는 것이 바람직하다. 예로써, 불소 함유 식각제는 NF3 또는 HF를 포함하고, 수소 함유 가스는 H2O를 포함할 수 있다. 또한, 플라즈마를 이용한 건식 식각 공정이 적용될 수도 있다. 상기의 조건으로 소자 분리막을 식각하면 소자 분리막과 산화막의 식각 선택비를 7:1보다 높게 조절할 수 있으며, 산화막의 식각 손상을 최대한 억제하면서 소자 분리막을 식각할 수 있다.
한편, 소자 분리막(112)의 식각 공정 시 기판(100)에 가해지는 바이어스가 높아지면 식각 공정이 이방성으로 진행되어 셀 게이트 라인(WL) 하부의 소자 분리막(112)도 식각하기 어려워진다. 따라서, 셀 게이트 라인(WL) 하부의 소자 분리막(112)도 식각하기 위해서는 건식 식각 공정이 등방성으로 진행되어야 한다. 이를 위해, 건식 식각 공정 시 기판(100)에 인가되는 바이어스를 조절하는 것이 바람직하다.
[화학식 1]
NF3 -> F(radical) + H2O -> HF2-(HF)
SiO2 + H2O + HF2-(HF) -> SiF4 + H2O
상기의 화학식 1과 같이, NF3와 H2O의 반응에 의해 PSZ와 산화막간의 식각 선택비를 7:1 이상으로 조절할 수 있는 HF2-가 생성된다.
다른 조건에서의 건식 식각 공정으로는 PSZ와 산화막간의 식각 선택비를 7:1 이상으로 조절하기 어려우며, 습식 식각 공정에서는 이 정도의 식각 선택비를 얻어내기도 어렵다. 또한, 습식 식각 공정을 실시하는 경우, 터널 절연막(102)이나 유전체막(114)에 포함된 산화막을 보호하기 위한 보호막이 형성되어야 한다. 보호막으로 폴리실리콘막이나 실리콘 질화막을 사용할 수 있으나, 셀의 전기적 특성을 고려할 때 게이트 라인들(WL, DSL, SSL)의 표면에 폴리실리콘막이나 실리콘 질화막을 직접적으로 형성할 수 없다. 따라서, 보호막 형성 전에 실리콘 산화막이 더 형성되어야 한다. 그리고, 후속 공정에서 에어갭이 형성된 후 실리콘 산화막과 보호막은 제거되어야 한다. 이렇게 습식 식각 공정을 진행하더라도 공정 단계가 복잡해진다.
따라서, 앞서 설명한 조건으로 소자 분리막(112)을 식각하기 위한 건식 식각 공정을 실시하면 공정을 단순화하면서 터널 절연막(102)이나 유전체막(114)에 포함된 산화막의 식각 손상을 최소화할 수 있다. 한편, 소자 분리막의 식각 공정 시 트렌치(108)의 측벽 및 저면은 라이너 절연막(110)에 의해 보호된다.
도 2 및 도 9를 참조하면, 소자 분리막(112) 상에 보호막(122)을 형성한다. 보호막(122)은 실리콘 산화막으로 형성될 수 있다. PSZ로 형성된 소자 분리막(112)은 많은 불순물들을 포함하고 있다. 따라서 소자 분리막(112)이 노출된 상태로 공정이 진행되면, 소자 분리막(112)으로부터 방출된 불순물들이 주변 막들의 특성을 저하시킨다. 따라서, 보호막(122)은 소자 분리막(112)이 노출되지 않도록 소자 분리막(112) 상에 형성된다.
이러한 보호막(122)은 퍼니스(furnace)에서 증착 방식으로 형성될 수 있으며, 높은 온도에서 증착되므로 우수한 막질을 얻을 수 있다. 상기의 형성 방식에 따라 보호막(122)은 기판(100)에 형성된 전체 구조물의 표면에 형성될 수 있다.
보호막(122)이 형성됨에 따라 셀 게이트 라인(WL) 하부의 트렌치(108) 내에서 공간(SP)이 좁아진다. 이로 인해, 트렌치(108) 내에 형성될 에어갭의 사이즈가 작아질 수 있다. 에어갭의 사이즈가 감소하면 간섭 현상을 효과적으로 억제하기 어렵다.
도 2 및 도 10을 참조하면, 트렌치(108) 내에 형성될 에어갭의 사이가 보호막(122)에 의해 감소되는 것을 방지하기 위하여 보호막(122)의 식각 공정을 실시한다. 식각 공정은 습식 세정 방식으로 진행될 수 있다. 한편, 식각 공정은 보호막(122)의 두께를 줄이기 위해 실시되며 소자 분리막(112) 상부에서 보호막(122)이 잔류될 수 있도록 식각 공정을 실시하는 것이 바람직하다.
식각 공정에 의해 보호막(122)의 두께가 얇아짐에 따라, 트렌치(108) 내에서의 빈 공간(SP)이 더 넓어진다. 따라서, 후속 공정에서 트렌치(108) 내에 형성될 에어갭의 사이즈를 최대한으로 확보할 수 있다.
도 2 및 도 11을 참조하면, 반도체 기판(100)의 전체 구조 상에 절연막(122)을 형성한 후 평탄화 공정을 실시한다.
한편, 게이트 라인들(WL, DSL) 사이와 트렌치(108) 내에 에어갭들(AG1, AG2)을 형성하기 위하여, 절연막(122)은 게이트 라인들(WL, DSL) 사이와 트렌치(108) 내에 최소한으로 증착되면서 게이트 라인들(WL, DSL)의 상부 측벽에만 주로 잔류될 수 있도록 스텝 커버리지가 열악한 물질(예, PE-USG막)로 절연막(122)을 형성하는 것이 바람직하다.
이로써, 트렌치들(108) 내에서는 제1 방향(DB)으로 연장되고 게이트 라인들(WL, DSL)의 사이에서는 제2 방향(DW)으로 연장되는 에어갭들(AG1, AG2)이 형성된다. 구체적으로, 에어갭은 제1 에어갭(AG1)과 제2 에어갭(AG2)을 포함한다.
제1 에어갭(AG1)은 트렌치들(108) 내에서 비트라인 방향 또는 제1 방향(DB)으로 연장되고, 셀렉트 게이트 라인들(DSL) 하부에서 분리된다. 제2 에어갭(AG2)은 셀 게이트 라인들(WL) 사이와 셀 게이트 라인(WL) 및 셀렉트 게이트 라인(DLS) 사이에서 워드라인 방향 또는 제2 방향(DW)으로 연장된다. 제1 에어갭(AG1)의 상부와 제2 에어갭(AG2)의 하부는 서로 연결된다. 특히, 제1 에어갭(AG1)의 상부는 플로팅 게이트들(104)의 사이에 위치한다. 또한, 상부 폭이 하부 폭보다 넓은 트렌치(108) 내에 제1 에어갭(AG1)이 형성되기 때문에, 제1 에어갭(AG1)도 상부폭(AW1)이 하부폭(AW2)보다 넓은 세로 방향의 타원형으로 형성될 수 있다. 에어갭들(AG1, AG2)이 형성됨에 따라, 간섭 현상을 억제하여 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
상기에서와 같이, 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하고 소자 분리막과 반도체 기판의 활성 영역 상에 게이트 라인을 형성한 후, 소자 분리막과 게이트 라인의 산화막의 식각 선택비가 적어도 7:1 이상으로 설정된 건식 식각 공정으로 게이트 라인 하부의 소자 분리막을 식각함으로써, 산화막의 식각 손상을 줄일 수 있다. 이러한 공정은 플래시 소자뿐만 아니라 DRAM, 다른 메모리 소자 또는 그 외의 반도체 소자의 제조 공정에서 게이트 라인 하부의 소자 분리막을 식각하기 위한 모든 공정에 적용될 수 있다.
도 12는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1200)은 불휘발성 메모리 장치(1220)와 메모리 컨트롤러(1210)를 포함한다.
불휘발성 메모리 장치(1220)는 앞서 설명한 구조의 셀 영역을 포함한다. 메모리 컨트롤러(1210)는 불휘발성 메모리 장치(1220)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(1220)와 메모리 컨트롤러(1210)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(1211)은 프로세싱 유닛(1212)의 동작 메모리로써 사용된다. 호스트 인터페이스(1213)는 메모리 시스템(1200)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1214)은 불휘발성 메모리 장치(1220)의 셀 영역으로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1214)는 본 발명의 불휘발성 메모리 장치(1220)와 인터페이싱 한다. 프로세싱 유닛(1212)은 메모리 컨트롤러(1210)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(1220)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(1200)은 동작 특성이 향상된 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(1210)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 13은 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(1300)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(1300)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(1310)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(1320)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(1330)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(1340) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(1350)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 일반적인 방식에 따라 데이터를 프로그램하게 된다.
도 14에는 본 발명에 따른 플래시 메모리 장치(1412)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(1400)은 시스템 버스(1460)에 전기적으로 연결된 마이크로프로세서(1420), 램(1430), 사용자 인터페이스(1440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1450) 및 메모리 시스템(1410)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(1400)이 모바일 장치인 경우, 컴퓨팅 시스템(1400)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1410)은, 예를 들면, 데이터를 저장하기 위해 도 1에서 설명한 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1410)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
100 : 기판 102 : 터널 절연막
104 : 실리콘막, 플로팅 게이트 106, 118 : 하드 마스크
108 : 트렌치 110 : 라이너 절연막
112 : 소자 분리막 114 : 유전체막
116 : 도전막, 컨트롤 게이트 120 : 불순물 영역, 소스/드레인
122 : 보호막 124 : 절연막
AG1, AG2 : 에어갭

Claims (20)

  1. 반도체 기판에 정의된 소자 분리 영역들의 트렌치들에 소자 분리막들을 제1 방향으로 형성하고, 상기 제1 방향과 교차하는 제2 방향으로 상기 소자 분리막들과 상기 소자 분리막들 사이에 정의된 활성 영역들 상에 게이트 라인들을 형성하는 단계;
    상기 소자 분리막들을 제거하기 위해 건식 식각 공정을 실시하는 단계; 및
    상기 트렌치들 내부에서 상기 제1 방향으로 연장되는 제1 에어갭과 상기 게이트 라인들 사이에서 제2 방향으로 연장되는 제2 에어갭이 형성되도록 상기 반도체 기판 상에 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 소자 분리막은 PSZ로 형성되는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 건식 식각 공정에 의해 상기 소자 분리막이 제거되면서 상기 게이트 라인에 포함된 유전체막의 저면이 노출되는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 게이트 라인들은 셀렉트 게이트 라인들과 상기 셀렉트 게이트 라인들 사이에 형성되고 상기 셀렉트 게이트 라인보다 폭이 좁은 셀 게이트 라인들을 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 건식 식각 공정은 상기 셀 게이트 라인의 저면과 접촉하는 상기 소자 분리막이 제거되고 상기 셀렉트 게이트 라인의 저면과 접촉하는 상기 소자 분리막의 일부가 제거되도록 실시되는 반도체 소자의 제조 방법.
  6. 제 4 항에 있어서,
    상기 트렌치의 내부에 형성되는 제1 에어갭은 상기 셀 게이트 라인들의 하부에서 연결되고 상기 셀렉트 게이트 라인들의 하부에서 분리되는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 건식 식각 공정은 불소 함유 식각제와 수소 함유 식각제를 사용하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 건식 식각 공정 시 플라즈마를 사용하는 NF3 또는 HF 가스를 상기 불소 함유 식각제로 사용하고, H2O를 상기 수소 함유 가스로 사용하는 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 건식 식각 공정에서 불소 함유 식각제와 상기 수소 함유 식각제가 반응하여 HF2-가 생성되고, 상기 HF2-가 상기 소자 분리막을 식각하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 소자 분리막이 형성되기 전에 상기 트렌치의 내벽에 라이너 산화막이 더 형성되는 반도체 소자의 제조 방법.
  11. 반도체 기판의 소자 분리 영역들에 제1 방향으로 평행하게 형성된 트렌치들;
    상기 트렌치들 내에 형성된 제1 에어갭들;
    상기 반도체 기판의 상기 제1 에어갭들과 상기 소자 분리 영역들 사이의 활성 영역들 상에 상기 제1 방향과 교차하는 제2 방향으로 형성된 게이트 라인들;
    상기 게이트 라인들을 포함하는 상기 반도체 기판 상에 형성된 층간 절연막; 및
    상기 절연막의 내부에서 상기 게이트 라인들 사이에 형성된 제2 에어갭들을 포함하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제1 에어갭들의 하부의 상기 트렌치들 내에 형성된 소자 분리막들을 더 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 소자 분리막들은 PSZ 물질을 포함하는 반도체 소자.
  14. 제 12 항에 있어서,
    상기 게이트 라인들 사이에서 상기 소자 분리막의 높이보다 상기 게이트 라인들 하부에서 상기 소자 분리막의 높이가 더 높은 반도체 소자.
  15. 제 11 항에 있어서,
    상기 게이트 라인들은 셀렉트 게이트 라인들과 상기 셀렉트 게이트 라인들 사이에 형성되고 상기 셀렉트 게이트 라인보다 폭이 좁은 셀 게이트 라인들을 포함하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 트렌치의 내부에 형성되는 제1 에어갭은 상기 셀렉트 게이트 라인들의 하부에서 분리되는 반도체 소자.
  17. 제 11 항에 있어서,
    상기 제1 에어갭은 상부 폭이 하부 폭보다 넓은 타원형으로 형성된 반도체 소자.
  18. 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계;
    상기 소자 분리막과 상기 반도체 기판의 활성 영역 상에 게이트 라인을 형성하는 단계; 및
    상기 소자 분리막과 상기 게이트 라인의 저면에 노출된 산화막과의 식각 선택비가 7:1 이상으로 설정된 건식 식각 공정으로 상기 게이트 라인 하부의 상기 소자 분리막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 건식 식각 공정 시 NF3와 H2O가 사용되고 상기 소자 분리막이 등방성으로 식각되는 반도체 소자의 제조 방법.
  20. 제 18 항에 있어서,
    상기 소자 분리막은 PSZ로 형성되는 반도체 소자의 제조 방법.
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