KR20120099858A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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KR20120099858A
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오현실
허성회
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삼성전자주식회사
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Abstract

비휘발성 메모리 소자는, 제1 방향으로 연장되면서 반복 배치되는 액티브 영역 및 액티브 영역 사이의 소자 분리용 트렌치를 포함하는 기판이 마련된다. 상기 기판 상에, 터널 절연막, 플로팅 게이트 전극, 유전막 및 콘트롤 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 소자 분리용 트렌치 내부에 제1 절연막 패턴이 구비된다. 상기 게이트 구조물 사이의 갭의 내부면을 따라 제2 절연막 패턴이 구비된다. 또한, 상기 게이트 구조물 사이의 갭 내부의 상기 제2 절연막 패턴 상에, 불순물이 도핑된 폴리실리콘 패턴이 구비된다. 상기 비휘발성 메모리 소자는 커플링이 감소될 뿐 아니라, 문턱 전압의 산포도 감소된다.

Description

비휘발성 메모리 소자 및 그 제조 방법{Non Volatile Memory device and method of manufacturing the same}
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 커플링이 감소되는 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 비휘발성 메모리 소자가 고집적화됨에 따라 각 셀들 간의 커플링이 매우 증가되고 있다. 또한, 하나의 셀 내에 복수의 데이터를 기입하고 읽는 멀티 레벨 셀이 개발되고 있다. 상기 멀티 레벨 셀을 구현하기 위해서는 각 셀 트랜지스터의 문턱 전압 산포가 작아져야 한다. 그러나, 셀 간의 커플링이 증가함에 따라, 상기 문턱 전압 산포는 더욱 커지고 있다. 상기 비휘발성 메모리 소자를 고집적화하면서, 상기 커플링 및 문턱 전압 산포를 감소시키는 것이 용이하지 않다.
본 발명의 목적은 커플링이 감소되는 비휘발성 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 제1 방향으로 연장되면서 반복 배치되는 액티브 영역 및 액티브 영역 사이의 소자 분리용 트렌치를 포함하는 기판이 구비된다. 상기 기판 상에는 터널 절연막, 플로팅 게이트 전극, 유전막 및 콘트롤 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 소자 분리용 트렌치 내부에는 제1 절연막 패턴이 구비된다. 상기 게이트 구조물 사이의 갭의 내부면을 따라 제2 절연막 패턴이 구비된다. 또한, 상기 게이트 구조물 사이의 갭 내부의 상기 제2 절연막 패턴 상에, 불순물이 도핑된 폴리실리콘 패턴이 구비된다.
본 발명의 일 실시예에서, 상기 폴리실리콘 패턴의 하부는 제1 불순물 농도를 갖고, 상기 폴리실리콘 패턴의 상부는 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있다.
상기 폴리실리콘 패턴에서 제2 불순물 농도를 갖는 영역의 저면은 플로팅 게이트 전극의 상부면과 동일하거나 상기 플로팅 게이트 전극의 상부면보다는 낮게 위치할 수 있다. 또한, 상기 폴리실리콘 패턴에서 제2 불순물 농도를 갖는 영역의 저면은 상기 플로팅 게이트 전극 높이의 1/2보다 높게 위치할 수 있다.
본 발명의 일 실시예에서, 상기 폴리실리콘 패턴의 상부면은 상기 콘트롤 게이트 전극의 상부면과 동일한 평면에 위치할 수 있다.
본 발명의 일 실시예에서, 상기 폴리실리콘 패턴은 상기 게이트 구조물 사이의 갭 내부를 완전히 채우는 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 폴리실리콘 패턴은 상기 게이트 구조물 사이의 갭의 일부를 채우고, 상기 폴리실리콘 패턴 저면과 제2 절연막 패턴 사이에는 에어 갭이 구비될 수 있다. 상기 폴리실리콘 패턴은 동일한 불순물 농도를 가질 수 있다.
본 발명의 일 실시예에서, 상기 폴리실리콘 패턴의 저면은 상기 플로팅 게이트 전극의 상부면과 동일하거나 상기 플로팅 게이트 전극의 상부면보다 낮게 위치할 수 있다.
본 발명의 일 실시예에서, 상기 폴리실리콘 패턴은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 폴리실리콘 패턴은 상기 콘트롤 게이트 전극들 사이에서 상기 콘트롤 게이트 전극들과 서로 대향하게 배치될 수 있다.
본 발명의 일 실시예에서, 상기 폴리실리콘 패턴의 저면은 상기 플로팅 게이트 전극 높이의 1/2보다 높게 위치할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법으로, 기판 상에 터널 절연막 및 플로팅 게이트 전극을 형성한다. 상기 플로팅 게이트 전극 사이의 기판의 일부를 식각하여 제1 방향으로 연장되면서 반복 배치되는 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내부에 제1 절연막 패턴을 형성한다. 상기 플로팅 게이트 전극 표면 상에 유전막 및 콘트롤 게이트 전극을 형성한다. 상기 콘트롤 게이트 전극 사이의 갭의 내부면을 따라 제2 절연막 패턴을 형성한다. 또한, 상기 게이트 구조물 사이의 갭 내부의 상기 제2 절연막 패턴 상에 불순물이 도핑된 폴리실리콘 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 폴리실리콘 패턴을 형성하기 위하여, 상기 제2 절연막 패턴의 표면 상에 상기 갭 내부를 채우는 폴리실리콘막을 형성한다. 상기 폴리실리콘막의 일부를 제거하여 상기 갭 내부에 폴리실리콘 패턴을 형성한다. 또한, 상기 폴리실리콘 패턴의 상부에 선택적으로 고농도의 불순물이 도핑되도록 불순물을 도핑한다.
본 발명의 일 실시예에서, 상기 폴리실리콘막의 일부를 제거하는 공정은 화학기계적 연마 공정으로 수행할 수 있다.
본 발명의 일 실시예에서, 상기 폴리실리콘 패턴에서 고농도의 불순물이 도핑되는 부위의 저면은 상기 플로팅 게이트 전극의 상부면과 동일하거나 상기 플로팅 게이트 전극의 상부면보다 낮게 되도록 불순물을 도핑할 수 있다.
본 발명의 일 실시예에서, 상기 폴리실리콘 패턴을 형성하기 위하여, 상기 제2 절연막 패턴의 표면 상에 상기 갭 내부를 채우고 인시튜 도핑 공정을 통해 불순물을 도핑하면서 폴리실리콘막을 형성한다. 또한, 상기 폴리실리콘막의 일부를 제거하여 상기 갭 내부에 폴리실리콘 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 폴리실리콘 패턴을 형성하기 위하여, 상기 제2 절연막 패턴의 표면 상에 상기 갭의 하부에는 에어 갭이 생성되도록 상기 갭의 상부에만 폴리실리콘막을 형성한다. 또한, 상기 폴리실리콘막의 일부를 제거하여 상기 갭의 상부에 폴리실리콘 패턴을 형성한다.
상기 폴리실리콘 패턴 전체에 동일한 불순물 농도를 갖도록 불순물을 도핑할 수 있다.
상기 폴리실리콘막의 저면은 상기 플로팅 게이트 전극의 상부면과 동일하거나 상기 플로팅 게이트 전극의 상부면보다 낮게 형성될 수 있다.
본 발명에 따른 비휘발성 메모리 소자는 게이트 구조물 사이의 갭에 불순물이 도핑된 폴리실리콘 패턴이 구비된다. 상기 폴리실리콘 패턴이 구비됨으로써 워드 라인 커플링이 감소되고, 이로인해 각 셀의 문턱 전압 산포가 감소된다. 이와같이, 본 발명의 비휘발성 메모리 소자는 우수한 전기적 특성을 갖는다.
도 1은 본 발명의 실시예 1에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 2는 도 1에 도시된 비휘발성 메모리 소자를 나타내는 사시도이다.
도 3은 도 1에 도시된 비휘발성 메모리 소자의 회로도이다.
도 4는 각 셀 트랜지스터에서 커플링에 의한 문턱 전압 변동을 나타낸다.
도 5는 실시예 1의 비휘발성 메모리 소자의 각 셀 트랜지스터에서 커플링에 의한 플로팅 게이트 전극 및 폴리실리콘 패턴의 포텐셜을 나타낸다.
도 6은 각 셀의 데이터 읽기 동작 시에 인가되는 전압을 나타낸다.
도 7 내지 도 11은 도 2에 도시된 비휘발성 메모리 소자의 제조 방법을 나타내는 사시도들이다.
도 12는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 13은 도 9에 도시된 비휘발성 메모리 소자를 나타내는 사시도이다.
도 14는 본 발명의 도 13에 도시된 비휘발성 메모리 소자의 제조 방법을 나타내는 사시도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 비휘발성 메모리 소자를 나타내는 단면도이다. 도 2는 도 1에 도시된 비휘발성 메모리 소자를 나타내는 사시도이다.
도 1 및 도 2를 참조하면, 소자 분리용 트렌치(101)가 생성되어 있는 기판(100)이 구비된다. 상기 소자 분리용 트렌치(101)는 제1 방향으로 연장되는 형상을 가지며, 반복 배치된다. 상기 소자 분리용 트렌치(101)가 생성되지 않은 평탄한 상부면 부위는 기판(100)의 액티브 영역이 된다. 상기 액티브 영역은 제1 방향으로 연장되는 라인 형상을 갖는다.
상기 액티브 영역의 기판(100) 상에는 터널 절연막(102a)이 구비된다. 상기 터널 절연막(102a)은 실리콘 산화물, 실리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 혹은 저유전 물질 등을 사용하여 형성할 수 있다.
상기 터널 절연막(102a) 상에 플로팅 게이트 전극(104a)이 구비된다. 상기 플로팅 게이트 전극(104a)은 고립된 패턴 형상을 가지면서 규칙적으로 배치된다. 즉, 상기 플로팅 게이트 전극(104a)은 제1 방향으로 연장되는 라인 형상의 액티브 영역 상에 다수개가 규칙적으로 배치된다. 하나의 메모리 셀 내에는 하나의 고립된 형상의 플로팅 게이트 전극(104a)이 구비되므로, 각 플로팅 게이트 전극(104a)이 형성된 위치에서 각각의 메모리 셀이 형성된다. 상기 플로팅 게이트 전극(104a)은 폴리실리콘 물질로 이루어질 수 있다.
상기 소자 분리용 트렌치(101) 내부에는 제1 절연막 패턴(110)이 구비된다. 상기 제1 절연막 패턴(110)의 상부면은 상기 플로팅 게이트 전극(104a)의 하부면보다 높게 위치하고, 상기 플로팅 게이트 전극(104a)의 상부면보다는 낮게 위치한다. 상기 제1 절연막 패턴(110)은 실리콘 산화물을 포함할 수 있다. 상기 제1 절연막 패턴(110)은 소자 분리막 패턴으로 제공된다.
상기 제1 절연막 패턴(110) 및 플로팅 게이트 전극(104a)의 표면 상에 유전막 패턴(112a)이 구비된다. 상기 유전막 패턴(112a)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 형상을 가질 수 있다. 상기 유전막 패턴(112a)은 산화물, 질화물, 산화물이 적층된 막(ONO막)을 사용할 수 있다. 이와는 달리, 상기 유전막 패턴(112a)은 유전율이 적어도 10 이상인 고유전율을 갖는 금속 산화물로 형성될 수도 있다.
상기 유전막 패턴(112a) 상에는 콘트롤 게이트 전극(114a)이 구비된다. 상기 콘트롤 게이트 전극(114a)은 상기 제2 방향으로 플로팅 게이트 전극(114a)들 사이의 제1 갭을 채우면서 연장되는 라인 형상을 갖는다. 상기 콘트롤 게이트 전극(114a)은 상기 제2 방향으로 연장되는 형상을 갖는다. 상기 콘트롤 게이트 전극(114a)은 폴리실리콘 물질을 포함할 수 있다. 이와는 달리, 상기 콘트롤 게이트 전극(114a)은 금속 물질을 포함할 수 있다. 상기 콘트롤 게이트 전극(114a)은 워드 라인으로 사용된다.
상기 콘트롤 게이트 전극(114a) 사이의 갭 내부면을 따라 제2 절연막 패턴(116a)이 구비된다. 즉, 상기 제2 절연막 패턴(116a)은 갭 내부에 위치하는 상기 콘트롤 게이트 전극(114a), 유전막 패턴(112a) 및 플로팅 게이트 전극(104a)의 측벽과 기판의 저면을 따라 형성되며, U자 형상을 가질 수 있다. 상기 제2 절연막 패턴(116a)은 실리콘 산화물로 이루어질 수 있다.
상기 제2 절연막 패턴(116a) 표면 상에, 상기 콘트롤 게이트 전극(114a) 사이의 갭 및 그 아래에 위치하는 플로팅 게이트 전극(104a) 사이의 갭 내부를 완전하게 채우는 폴리실리콘 패턴(118a)이 구비된다. 상기 폴리실리콘 패턴(118a)은 전기적으로 연결된 부분없이 플로팅된 상태로 구비된다. 상기 폴리실리콘 패턴(118a)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 즉, 상기 폴리실리콘 패턴(118a)은 상기 콘트롤 게이트 패턴(114a)의 측벽과 서로 대향하게 배치된다.
상기 폴리실리콘 패턴(118a)에는 불순물이 도핑되어 있다. 상기 콘트롤 게이트 전극(114a)의 측벽과 대향하는 영역의 폴리실리콘 패턴(118a)은 상대적으로 고농도의 불순물(H)이 도핑될 수 있다. 상기 플로팅 게이트 전극(104a)의 측벽과 대향하는 영역의 폴리실리콘 패턴(118a)은 상대적으로 저농도의 불순물(L)이 도핑될 수 있다. 구체적으로, 상기 폴리실리콘 패턴(118a)에서 상기 고농도 불순물 영역(H)의 저면은 상기 플로팅 게이트 전극(104a)의 상부면과 동일하거나 상기 플로팅 게이트 전극(104a)의 상부면보다는 낮게 위치하여야 한다. 또한, 상기 고농도 불순물 영역(H)의 저면은 상기 플로팅 게이트 전극(104a)의 저면보다는 높게 위치하여야 한다. 바람직하게는, 상기 폴리실리콘 패턴(118a)에서 고농도 불순물 영역(H)의 저면은 상기 플로팅 게이트 전극(104a) 높이의 1/2보다 높게 위치한다.
상기 폴리실리콘 패턴(118a)의 상부면은 상기 콘트롤 게이트 전극(114a)의 상부면과 동일한 평면에 위치할 수 있다.
이하에서는, 도 1에 도시된 비휘발성 메모리 소자의 커플링 특성 및 커플링에 따른 프로그램 문턱 전압 산포 특성을 설명하고자 한다.
셀 커플링은 셀 간의 거리가 가까워짐에 따라 간섭 현상이 발생하는 것으로, 프로그램 문턱 전압이 상승되는 문제를 발생시킨다. 이러한 셀 커플링은 워드 라인 방향 및 비트 라인 방향으로 모두 발생될 수 있으나, 일반적으로 워드 라인 방향으로의 커플링이 프로그램 문턱 전압 상승에 더 지배적인 영향을 끼친다.
셀 커플링은 다음의 방법으로 측정할 수 있다. 비휘발성 메모리 소자에서, 특정한 셀들을 프로그래밍하여, 인접 셀의 영향을 받지 않은 초기 프로그램 문턱 전압 분포를 측정한다. 이 후, 상기 프로그래밍된 각 셀 트랜지스터들과 인접하는 셀 트랜지스터를 프로그래밍하면, 초기 프로그래밍된 셀에 영향을 주게되어 초기 프로그램 문턱 전압이 변동된다. 이 때, 상기 초기 프로그램 문턱 전압 분포와 변동된 문턱 전압 분포의 차이로 셀 커플링을 측정한다.
도 3은 도 1에 도시된 비휘발성 메모리 소자의 회로도이다. 도 4는 각 셀 트랜지스터에서 커플링에 의한 문턱 전압 변동을 나타낸다.
도 3에 도시된 것과 같이, 도 1에 도시된 비휘발성 메모리 소자는 워드 라인과 서로 대향하도록 폴리실리콘 패턴이 구비된다.
상기 비휘발성 메모리 소자의 셀 커플링을 측정한다. 먼저, 상기 비휘발성 메모리 소자의 각 셀 트랜지스터의 문턱 전압이 제1 기준 전압이 되도록 각 셀들을 1차 프로그래밍(P1)한다. 상기 1차 프로그래밍된 상태에서 각 셀 트랜지스터들의 문턱 전압은 제1 기준 전압으로부터 일정 범위 내에 있게되며, 도 4의 A와 같은 분포를 갖는다.
이 후, 상기 비휘발성 메모리 소자에서, 희생 셀 트랜지스터(victim cell TR)의 문턱 전압을 상기 제1 기준 전압보다 높은 제2 기준 전압이 되도록 2차 프로그래밍(P2)한다. 상기 희생 셀 트랜지스터에만 상기 2차 프로그래밍(P2)이 수행되었지만, 상기 2차 프로그래밍(P2)에 의해 상기 희생 셀 트랜지스터와 이웃하고 있는 다른 셀 트랜지스터들도 문턱 전압이 상승하게 된다. 상기 2차 프로그래밍(P2) 동작을 수행한 후의 각 셀 트랜지스터의 문턱 전압은 도 4의 B와 같은 분포를 갖는다.
폴리실리콘 패턴을 구비하지 않는 일반적인 구조의 비휘발성 메모리 소자의 경우, 상기 희생 셀 트랜지스터와 인접해 있는 셀 트랜지스터들은 상기 희생 셀 트랜지스터의 2차 프로그래밍 동작의 영향을 받아 문턱 전압이 크게 상승한다. 반면에, 상기 희생 셀 트랜지스터와 떨어져 있는 셀 트랜지스터들은 문턱 전압이 크게 상승하지 않는다. 이와같이, 상기 2차 프로그래밍 동작을 수행하면, 각 셀들의 위치별로 문턱 전압이 변동되는 정도가 크게 차이가 난다. 즉, 커플링에 의한 문턱 전압 산포가 크게 발생하게 된다.
반면에, 실시예 1에 따른 비휘발성 메모리 소자의 경우, 상기 폴리실리콘 패턴(118a)에 의해 각 셀들 사이의 커패시턴스가 크게 증가하게 된다. 그런데, 상기 폴리실리콘 패턴(118a)은 상기 워드 라인(114a)을 따라 연장되는 형상을 가지므로, 상기 폴리실리콘 패턴(118a)에 의해 워드 라인(114a)에 연결되어 있는 각 셀들에 가해지는 커패시턴스는 거의 동일하게 된다. 때문에, 상기 희생 셀 트랜지스터의 2차 프로그래밍 동작을 수행하였을 때, 상기 희생 셀 트랜지스터와 떨어져 있는 정도에 따라 이웃 셀 트랜지스터의 문턱 전압이 변동되는 정도의 차이가 거의 발생되지 않는다. 즉, 상기 2차 프로그래밍(P2) 동작을 수행하면, 상기 희생 셀 트랜지스터와 가까이 있는 셀 트랜지스터와, 상기 희생 셀 트랜지스터와 다소 떨어져 있는 셀 트랜지스터 간의 문턱 전압은 크게 차이가 나지 않는다. 이와같이, 실시예 1에 따른 비휘발성 메모리 소자는 커플링에 의한 문턱 전압 산포가 거의 발생하지 않는다.
도 5는 실시예 1의 비휘발성 메모리 소자의 각 셀 트랜지스터에서 커플링에 의한 플로팅 게이트 전극 및 폴리실리콘 패턴의 포텐셜을 나타낸다. 도 6은 각 셀의 데이터 읽기 동작 시에 인가되는 전압을 나타낸다.
도 5에서, 도면 부호 a는 최초에 데이터가 각각 기록되어 있는 상태의 셀 트랜지스터들에서 플로팅 게이트 전극(104a) 및 폴리실리콘 패턴(118a)의 포텐셜을 나타낸다.
도면 부호 b는 희생 셀 트랜지스터를 프로그래밍한 이 후의 각 셀 트랜지스터의 플로팅 게이트 전극(104a) 및 폴리실리콘 패턴(118a)의 포텐셜을 나타낸다.
도 6에 도시된 것과 같이, 상기 셀에 기록된 데이터를 읽을 때, 읽기 대상 셀과 이웃하는 워드 라인들(114a)에는 읽기 전압(Vread)이 인가된다. 인가되는 읽기 전압에 의해 상기 워드 라인들(114a) 사이에 배치되는 폴리실리콘 패턴(118a)의 전압이 다소 상승하게 된다. 따라서, 도 5에서, 프로그래밍 동작 후, 각 셀 트랜지스터에 기록된 데이터를 읽었을 때 각 폴리실리콘 패턴(118a)들의 포텐셜이 상승(P부위)하는 것을 알 수 있다.
상기 폴리실리콘 패턴(118a)의 전압이 상승하게 되면, 커플링 후의 문턱 전압 증가 현상이 완화된다. 특히, 상기 워드 라인들 사이의 폴리실리콘 패턴(118a)에는 고농도로 불순물이 도핑되어 있으므로, 상기 읽기 전압에 의해 폴리실리콘 패턴(118a)의 전압이 더 높아지게 된다. 따라서, 워드 라인에 의한 커플링이 감소되며, 커플링 산포도 감소된다.
또한, 읽기 대상 셀과 이웃하는 셀이 프로그래밍이 되어 있는 경우, 프로그래밍된 플로팅 게이트 전극(104a)에 의해 상기 폴리실리콘 패턴(118a)의 전압이 낮아질 수 있다. 상기 폴리실리콘 패턴(118a)의 전압이 낮아지면, 상기 커플링에 의한 문턱 전압 증가를 억제시키기 어렵다. 그런데, 상기 플로팅 게이트 전극(104a)들과 대향하는 폴리실리콘 패턴에는 저농도로 불순물이 도핑되어 있으므로, 상기 프로그래밍된 플로팅 게이트 전극(104a)에 의한 폴리실리콘 패턴(118a)의 전압의 영향성이 감소된다.
설명한 것과 같이, 본 실시예에 따른 비휘발성 메모리 소자는 위치에 따라 불순물 농도가 다른 폴리실리콘 패턴이 구비됨으로써, 커플링 감소 및 산포 감소 효과가 매우 크다.
도 7 내지 도 11은 도 2에 도시된 비휘발성 메모리 소자의 제조 방법을 나타내는 사시도들이다.
도 7을 참조하면, 단결정 실리콘으로 이루어지는 반도체 기판(100) 상에 예비 터널 절연막 및 플로팅 게이트막을 순차적으로 형성한다. 상기 예비 터널 절연막은 상기 반도체 기판(100)을 열산화시킴으로써 형성할 수 있다. 상기 플로팅 게이트막은 전하들을 보유 및 방출할 수 있도록 폴리실리콘을 증착시켜 형성한다.
상기 플로팅 게이트막 상에 제1 마스크 패턴(106)을 형성한다. 상기 제1 마스크 패턴(106)은 소자 분리용 트렌치를 형성하기 위한 마스크이며, 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 제1 마스크 패턴(106)은 포토레지스트 패턴 또는 하드 마스크 패턴일 수 있다.
상기 제1 마스크 패턴(106)을 사용하여 상기 플로팅 게이트막, 예비 터널 절연막 및 기판(100)을 순차적으로 식각한다. 이로써, 라인 형상의 예비 플로팅 게이트 전극(104), 터널 절연막(102a)이 형성되고, 기판(100)에는 소자 분리용 트렌치(101)가 형성된다. 상기 소자 분리용 트렌치(101)가 형성되지 않은 기판의 상부 평탄면은 액티브 영역이 된다.
도 8을 참조하면, 상기 소자 분리용 트렌치(101), 예비 플로팅 게이트 전극(104) 사이의 갭 부위를 채우도록 제1 절연막을 형성한다. 이 후, 상기 제1 마스크 패턴(106)의 상부면이 노출되도록 상기 제1 절연막을 연마한다. 이로써, 상기 소자 분리용 트렌치(101) 및 예비 플로팅 게이트 전극(104) 사이의 갭 내에 예비 제1 절연막 패턴을 형성한다. 이 후, 상기 제1 마스크 패턴을 제거한다.
상기 예비 제1 절연막 패턴의 상부를 부분적으로 식각함으로써 제1 절연막 패턴(110)을 형성한다. 상기 제1 절연막 패턴(110)의 상부면은 상기 터널 절연막 상부면보다는 높게 위치한다. 상기 공정들을 수행하면, 상기 예비 플로팅 게이트 전극(104)의 측벽 및 상부면이 노출된다.
상기 제1 절연막 패턴(110) 및 예비 플로팅 게이트 전극(104) 표면을 따라 유전막(112)을 형성한다. 상기 유전막(112)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물을 순차적으로 적층시켜 형성할 수 있다. 이와는 달리, 상기 유전막(112)은 유전 상수가 10 이상인 금속 산화물을 증착시켜 형성할 수도 있다.
상기 유전막(112) 상에 도전막(114)을 형성한다. 상기 도전막(114)은 폴리실리콘 또는 금속 물질을 포함할 수 있다.
도 9를 참조하면, 상기 도전막(114) 상에 제2 마스크 패턴(도시안함)을 형성한다. 상기 제2 마스크 패턴은 콘트롤 게이트 전극을 형성하기 위한 식각 마스크로 제공된다. 상기 제2 마스크 패턴은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 도전막(114), 유전막(112), 예비 플로팅 게이트 전극(104) 및 제1 절연막 패턴(110)의 일부를 차례로 식각한다. 이로써, 터널 절연막(102a), 플로팅 게이트 전극(104a), 유전막 패턴(112a) 및 콘트롤 게이트 전극(114a)을 포함하는 구조물이 형성된다. 또한, 상기 구조물 사이에는 갭(122)이 생성된다. 상기 플로팅 게이트 전극(104a)은 고립된 패턴 형상을 갖고, 상기 액티브 영역의 기판 상부면을 따라 규칙적으로 배치된다.
도 10을 참조하면, 상기 구조물들 사이의 갭(120)들의 내부 표면을 따라 제2 절연막(116)을 형성한다. 상기 제2 절연막(116)에 의해 상기 갭(120)의 내부 폭이 감소된다. 상기 제2 절연막(116) 상에 상기 갭(120) 내부를 완전히 채우는 폴리실리콘막(118)을 형성한다. 상기 폴리실리콘막(118)은 인시튜 도핑 공정을 통해 저농도로 도핑되어 있을 수 있다.
도 11을 참조하면, 상기 콘트롤 게이트 전극(114a)의 상부면이 노출되도록 상기 폴리실리콘막(118) 및 제2 절연막(116)의 일부를 제거한다. 상기 제거는 화학기계적 연마 공정을 통해 수행한다. 상기 공정을 통해, 폴리실리콘 패턴(118a) 및 제2 절연막 패턴(116a)이 형성된다. 상기 제2 절연막 패턴(116a)은 상기 갭의 측벽 및 저면을 따라 U자 형상을 가질 수 있다. 또한, 상기 폴리실리콘 패턴(118a)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 폴리실리콘 패턴(118a)의 상부면은 상기 콘트롤 게이트 전극의 상부면과 실질적으로 동일한 높이를 갖게 된다.
상기 폴리실리콘 패턴(118a)에서 상기 콘트롤 게이트 전극(114a)들의 측벽과 대향하는 영역에 고농도의 불순물이 도핑되도록 도핑 공정을 수행한다. 상기 공정을 통해, 상기 폴리실리콘 패턴(118a)의 상부에는 고농도 불순물 영역(H)이 형성되고, 상기 폴리실리콘 패턴(118a)의 하부에는 저농도 불순물 영역(L)이 형성된다. 이와는 달리, 상기 폴리실리콘막(118)을 증착하는 공정에서 상기 폴리실리콘막(118) 상부에만 고농도의 불순물이 도핑되도록 인시튜 도핑을 할 수도 있다.
상기 폴리실리콘 패턴(118a)에서 상기 고농도 불순물 영역(H)의 저면은 상기 플로팅 게이트 전극(104a)의 상부면과 동일하거나 상기 플로팅 게이트 전극(104a)의 상부면보다는 낮게 위치하여야 한다. 또한, 상기 고농도 불순물 영역(H)의 저면은 상기 플로팅 게이트 전극(104a)의 저면보다는 높게 위치하여야 한다. 바람직하게, 상기 고농도 불순물 영역(H)의 저면은 상기 플로팅 게이트 전극(104a) 높이의 1/2보다는 높게 위치한다.
실시예 2
도 12는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자를 나타내는 단면도이다. 도 13은 도 9에 도시된 비휘발성 메모리 소자를 나타내는 사시도이다. 실시예 2에 따른 비휘발성 메모리 소자는 폴리실리콘 패턴 형상을 제외하고는 실시예 1의 비휘발성 메모리 소자와 동일하다.
도 12 및 도 13을 참조하면, 소자 분리용 트렌치(101)가 생성되어 있는 기판(100)이 구비된다. 상기 소자 분리용 트렌치(101) 내에 제1 절연막 패턴(110)이 구비된다. 실시예 1에서와 동일하게, 상기 기판(100) 상에, 상기 터널 절연막(102a), 플로팅 게이트 전극(104a), 유전막 패턴(112a) 및 콘트롤 게이트 전극(114a)이 구비된다.
상기 콘트롤 게이트 전극(114a) 사이의 갭의 표면을 따라 제2 절연막 패턴(116a)이 구비된다. 상기 제2 절연막 패턴(116a)은 상기 갭의 표면을 따라 U자 형상을 가질 수 있다. 상기 제2 절연막 패턴(116a)은 실리콘 산화물로 이루어질 수 있다.
상기 제2 절연막 패턴(116a) 표면 상에, 상기 콘트롤 게이트 전극(114a) 사이의 갭 내부에 폴리실리콘 패턴(132a)이 구비된다. 상기 폴리실리콘 패턴(132a)은 고농도의 불순물이 도핑되어 있다.
상기 폴리실리콘 패턴(132a)의 저면은 상기 제2 절연막 패턴(116a)과 접촉되지 않은 상태가 된다. 즉, 상기 폴리실리콘 패턴(132a)의 저면은 상기 플로팅 게이트 전극(104a)의 상부면과 동일하거나 상기 플로팅 게이트 전극(104a)의 상부면보다는 낮게 위치한다. 또한, 상기 폴리실리콘 패턴(132a)의 저면은 상기 제2 절연막 패턴(116)보다는 높게 위치한다.
따라서, 상기 폴리실리콘 패턴(132a)의 저면과 상기 제2 절연막 패턴(116a) 사이에는 에어 갭(130)이 생성된다. 바람직하게, 상기 에어 갭(130)은 상기 플로팅 게이트 전극 측벽과 대향하게 배치될 수 있다.
상기 폴리실리콘 패턴(132a)은 전기적으로 연결된 부분없이 플로팅된 상태이다. 상기 폴리실리콘 패턴(132a)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 폴리실리콘 패턴(132a)은 상기 콘트롤 게이트 전극(114a)의 측벽과 서로 대향하게 배치된다.
도 14는 도 13에 도시된 비휘발성 메모리 소자의 제조 방법을 나타내는 사시도이다.
실시예 2에 따른 비휘발성 메모리 소자의 제조 방법은 폴리실리콘 패턴 형성 부분으로 제외하고는 실시예 1의 비휘발성 메모리 소자 제조 방법과 동일하다.
도 7 내지 도 9를 참조로 설명한 것과 동일한 공정을 수행하여, 도 9 도시된 구조를 형성한다.
도 14를 참조하면, 상기 구조물들 사이의 갭의 내부 표면을 따라 제2 절연막(116)을 형성한다. 상기 제2 절연막(116)에 의해 상기 갭의 폭이 감소된다.
상기 제2 절연막(116) 상에 상기 갭의 상부 일부를 채우는 폴리실리콘막(132)을 형성한다. 상기 갭의 폭이 좁기 때문에 상기 갭의 저면까지 폴리실리콘막이 증착되지 않도록 할 수 있다. 상기 폴리실리콘막(132)의 저면은 상기 제2 절연막(116)과 접촉되지 않은 상태가 된다. 즉, 상기 폴리실리콘막(132)의 저면과 상기 제2 절연막(116) 사이에는 에어 갭(130)이 생성된다.
상기 제2 절연막(116) 상부면과 대향하고 있는 상기 폴리실리콘막(132)의 저면은 상기 플로팅 게이트 전극(104a)의 상부면과 동일하거나 상기 플로팅 게이트 전극(104a)의 상부면보다는 낮게 위치한다. 바람직하게는, 상기 폴리실리콘막(132)의 저면은 상기 플로팅 게이트 전극(104a)의 1/2의 높이보다 높게 위치한다.
상기 폴리실리콘막(132)에 고농도 불순물을 도핑한다. 다른 예로, 별도의 도핑 공정을 수행하지 않고, 상기 폴리실리콘막(132)을 증착하면서 인시튜 고농도 불순물을 도핑할 수도 있다.
다시 도 13을 참조하면, 상기 콘트롤 게이트 전극(114a)의 상부면이 노출되도록 상기 폴리실리콘막(132) 및 제2 절연막(116)을 화학기계적 연마한다. 상기 공정을 통해, 폴리실리콘 패턴(132a) 및 제2 절연막 패턴(116a)이 형성된다. 상기 제2 절연막 패턴(116a)은 상기 갭의 측벽 및 저면을 따라 U자 형상을 가질 수 있다. 또한, 상기 폴리실리콘 패턴(132a)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 폴리실리콘 패턴(132a)의 상부면은 상기 콘트롤 게이트 전극(114a)의 상부면과 실질적으로 동일한 높이를 갖게 된다.
이하에서는 본 발명에 따른 비휘발성 메모리 소자와 일반적 구조의 비휘발성 메모리 소자의 커플링 및 프로그래밍 속도를 비교하고자 한다.
커플링 실험 방법
문턱 전압이 제1 기준 전압이 되도록 희생 셀 및 희생 셀 주변의 7개의 셀들에 대해 제1 프로그래밍을 수행한다. 상기 제1 프로그래밍을 수행하는 대상 셀들의 수는 변동할 수 있다. 본 실험에서 제1 기준 전압은 1V인 것으로 한다. 제1 프로그래밍 동작 후, 각 셀들의 문턱 전압들을 측정한다.
다음에 희생 셀에 대해서만 문턱 전압이 제2 기준 전압이 되도록 제2 프로그래밍을 수행한다. 상기 제2 기준 전압은 상기 제1 기준 전압보다 높은 전압이다. 본 실험에서, 상기 제2 기준 전압은 상기 제1 기준 전압보다 4V가 높은 5V이다. 이와같이, 희생 셀에 제2 프로그래밍을 수행한 다음, 각 셀들의 문턱 전압들을 재 측정한다. 따라서, 상기 희생 셀에 프로그래밍 동작에 의한 희생 셀 주변의 7개의 셀들의 문턱 전압의 영향성을 알 수 있다. 상기 제2 프로그래밍 후의 변동된 문턱 전압을 커플링 값이라 한다. 상기 프로그래밍 동작 및 문턱 전압 측정 등은 시뮬레이션한 데이터이다.
본 발명의 실시예 1에 따른 폴리실리콘 패턴을 포함하는 구조를 갖는 샘플 1의 비휘발성 메모리 소자를 제조하였다. 샘플 1의 비휘발성 메모리 소자에 대해 상기 설명한 커플링 실험을 하였다. 또한, 상기 샘플 1의 비휘발성 메모리 소자의 프로그래밍 스피드를 측정하였다.
본 발명의 실시예 2에 따른 폴리실리콘 패턴을 포함하는 구조를 갖는 샘플 2의 비휘발성 메모리 소자를 제조하였다. 샘플 2의 비휘발성 메모리 소자에 대해 상기 설명한 커플링 실험을 하였다. 또한, 상기 샘플 2의 비휘발성 메모리 소자의 프로그래밍 스피드를 측정하였다.
전체가 고농도로 도핑된 폴리실리콘 패턴을 포함하는 구조를 갖는 비교 샘플 1의 비휘발성 메모리 소자를 제조하였다. 폴리실리콘 패턴은 실시예 1과 동일한 형상을 갖는다. 비교 샘플 1에 대해 상기 설명한 커플링 실험을 하였다. 또한, 상기 비교 샘플 1의 비휘발성 메모리 소자의 프로그래밍 스피드를 측정하였다.
또한, 워드 라인 사이에 에어 갭을 포함하는 구조를 갖는 비교 샘플 2의 비휘발성 메모리 소자를 제조하였다. 비교 샘플 2의 비휘발성 메모리 소자는 폴리실리콘 패턴이 구비되지 않는다. 비교 샘플 2에 대해 상기 설명한 커플링 실험을 하였다. 또한, 상기 비교 샘플 2의 비휘발성 메모리 소자의 프로그래밍 스피드를 측정하였다.
이하의 표에서 각 실험 결과를 나타내었다.
표 1
Figure pat00001
전체가 고농도로 도핑된 폴리실리콘 패턴을 포함하는 구조의 비교 샘플 1과, 상부 및 하부의 도핑 농도가 다른 폴리실리콘 패턴을 포함하는 샘플 1을 비교하면, 샘플 1의 프로그래밍 속도가 빠름을 알 수 있었다.
또한, 워드 라인 사이에 에어 갭만을 포함하는 구조의 비교 샘플 2와, 상부에는 폴리실리콘 패턴이 구비되고 하부에는 에어 갭을 포함하는 샘플 2를 비교하면, 샘플 2의 워드 라인 커플링이 더 작음을 알 수 있었다.
상기 설명한 것과 같이, 본 발명에 따른 비휘발성 메모리 소자는 우수한 동작 특성을 갖는다. 그러므로, 비휘발성 메모리 소자는 고성능의 메모리 카드, 디지털 카메라, 저장 매체 등의 다양한 전자제품에 이용될 수 있다.
100 : 기판 101 : 소자 분리용 트렌치
102a : 터널 절연막 104a : 플로팅 게이트 전극
110 : 제1 절연막 패턴 112a : 유전막 패턴
114a : 콘트롤 게이트 전극 116a : 제2 절연막 패턴
118a, 132a : 폴리실리콘 패턴

Claims (10)

  1. 제1 방향으로 연장되면서 반복 배치되는 액티브 영역 및 액티브 영역 사이의 소자 분리용 트렌치를 포함하는 기판;
    상기 기판 상에 형성되고, 터널 절연막, 플로팅 게이트 전극, 유전막 및 콘트롤 게이트 전극을 포함하는 게이트 구조물;
    상기 소자 분리용 트렌치 내부에 구비되는 제1 절연막 패턴;
    상기 게이트 구조물 사이의 갭의 내부면을 따라 형성된 제2 절연막 패턴; 및
    상기 게이트 구조물 사이의 갭 내부의 상기 제2 절연막 패턴 상에, 불순물이 도핑된 폴리실리콘 패턴을 포함하는 비휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 폴리실리콘 패턴의 하부는 제1 불순물 농도를 갖고, 상기 폴리실리콘 패턴의 상부는 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 비휘발성 메모리 소자.
  3. 제2항에 있어서, 상기 폴리실리콘 패턴에서 제2 불순물 농도를 갖는 영역의 저면은 플로팅 게이트 전극의 상부면과 동일하거나 상기 플로팅 게이트 전극의 상부면보다는 낮게 위치하는 비휘발성 메모리 소자.
  4. 제3항에 있어서, 상기 폴리실리콘 패턴에서 제2 불순물 농도를 갖는 영역의 저면은 상기 플로팅 게이트 전극 높이의 1/2보다 높게 위치하는 비휘발성 메모리 소자.
  5. 제1항에 있어서, 상기 폴리실리콘 패턴의 상부면은 상기 콘트롤 게이트 전극의 상부면과 동일한 평면에 위치하는 비휘발성 메모리 소자.
  6. 제1항에 있어서, 상기 폴리실리콘 패턴은 상기 게이트 구조물 사이의 갭 내부를 완전히 채우는 형상을 갖는 비휘발성 메모리 소자.
  7. 제1항에 있어서, 상기 폴리실리콘 패턴은 상기 게이트 구조물 사이의 갭의 일부를 채우고, 상기 폴리실리콘 패턴 저면과 제2 절연막 패턴 사이에는 에어 갭이 구비되는 비휘발성 메모리 소자.
  8. 제7항에 있어서, 상기 폴리실리콘 패턴은 동일한 불순물 농도를 갖는 비휘발성 메모리 소자.
  9. 제7항에 있어서, 상기 폴리실리콘 패턴의 저면은 상기 플로팅 게이트 전극의 상부면과 동일하거나 상기 플로팅 게이트 전극의 상부면보다 낮게 위치하는 비휘발성 메모리 소자.
  10. 기판 상에 터널 절연막 및 플로팅 게이트 전극을 형성하는 단계;
    상기 플로팅 게이트 전극 사이의 기판의 일부를 식각하여 제1 방향으로 연장되면서 반복 배치되는 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치 내부에 제1 절연막 패턴을 형성하는 단계;
    상기 플로팅 게이트 전극 표면 상에 유전막 및 콘트롤 게이트 전극을 형성하는 단계;
    상기 콘트롤 게이트 전극 사이의 갭의 내부면을 따라 제2 절연막 패턴을 형성하는 단계; 및
    상기 게이트 구조물 사이의 갭 내부의 상기 제2 절연막 패턴 상에 불순물이 도핑된 폴리실리콘 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
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