JPH0461235A - 化合物半導体接合型ｆｅｔの製造方法 - Google Patents
化合物半導体接合型ｆｅｔの製造方法Info
- Publication number
- JPH0461235A JPH0461235A JP17195990A JP17195990A JPH0461235A JP H0461235 A JPH0461235 A JP H0461235A JP 17195990 A JP17195990 A JP 17195990A JP 17195990 A JP17195990 A JP 17195990A JP H0461235 A JPH0461235 A JP H0461235A
- Authority
- JP
- Japan
- Prior art keywords
- region
- mask
- gate region
- gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 150000001875 compounds Chemical class 0.000 title claims description 6
- 238000000059 patterning Methods 0.000 claims description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 4
- 239000012212 insulator Substances 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 2
- OMBVEVHRIQULKW-DNQXCXABSA-M (3r,5r)-7-[3-(4-fluorophenyl)-8-oxo-7-phenyl-1-propan-2-yl-5,6-dihydro-4h-pyrrolo[2,3-c]azepin-2-yl]-3,5-dihydroxyheptanoate Chemical compound O=C1C=2N(C(C)C)C(CC[C@@H](O)C[C@@H](O)CC([O-])=O)=C(C=3C=CC(F)=CC=3)C=2CCCN1C1=CC=CC=C1 OMBVEVHRIQULKW-DNQXCXABSA-M 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229940126540 compound 41 Drugs 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は化合物半導体接合型ＦＥＴ （電界効果トラン
ジスタ）の製造方法に関する。
ジスタ）の製造方法に関する。
（従来の技術）
従来の化合物゛４１導体接合型ＦＥＴとしては、例えば
特開昭６１−７１６７５号公報に記載されているように
、半絶縁性結晶基板の表面部に、二層構造の半導体活性
層を形成し５、この活性層上に絶縁体膜を形成し、この
絶に体層に設けた開口部からゲート領域を形成し、この
ゲート領域上にゲート電極を形成し、更に絶縁体層にソ
ース、トレイン用の開［コ部を設けて、ソース電極及び
トレイン電極を形成したものがある。
特開昭６１−７１６７５号公報に記載されているように
、半絶縁性結晶基板の表面部に、二層構造の半導体活性
層を形成し５、この活性層上に絶縁体膜を形成し、この
絶に体層に設けた開口部からゲート領域を形成し、この
ゲート領域上にゲート電極を形成し、更に絶縁体層にソ
ース、トレイン用の開［コ部を設けて、ソース電極及び
トレイン電極を形成したものがある。
ところで、このようなＦＥＴにおけるゲート領域、ソー
ス領域及びドレイン領域の形成は、例えば第３図に示す
ようにして行っている。即ち、先ず同図（ａ）に示すよ
うに、ｎ−ＧａＡｓからなる半導体活性層１０１の表面
部にＳｉＮ膜等の絶縁体膜１０２を形成した後、ゲート
領域のパターニングを行って絶縁体膜１０２層を除去（
７、同図（ｂ）に示すように、この絶縁体膜１０２の開
１−１からＺｎ等のＰ型用不純物を拡散させてゲート領
域１０３を形成し、次いで同図（Ｃ）に示すように拡散
マスクを除去した後、同図（ｄ）に示すようにレジスト
１０４を塗布し、同図（ｅ）に示すようにソース領域及
びドレイン領域のパターニングを行ってレジスト１０４
の一部を除去して、ソース領域用開口１０５及びドレイ
ン領域相開１−１１０６を形成する。
ス領域及びドレイン領域の形成は、例えば第３図に示す
ようにして行っている。即ち、先ず同図（ａ）に示すよ
うに、ｎ−ＧａＡｓからなる半導体活性層１０１の表面
部にＳｉＮ膜等の絶縁体膜１０２を形成した後、ゲート
領域のパターニングを行って絶縁体膜１０２層を除去（
７、同図（ｂ）に示すように、この絶縁体膜１０２の開
１−１からＺｎ等のＰ型用不純物を拡散させてゲート領
域１０３を形成し、次いで同図（Ｃ）に示すように拡散
マスクを除去した後、同図（ｄ）に示すようにレジスト
１０４を塗布し、同図（ｅ）に示すようにソース領域及
びドレイン領域のパターニングを行ってレジスト１０４
の一部を除去して、ソース領域用開口１０５及びドレイ
ン領域相開１−１１０６を形成する。
（発明が解決しようとする課題）
しかしながら、上述したようにゲート領域のパターニン
グとソース領域及びドレイン領域のパタニングを別個に
行うのでは、ソース・ゲート間及びドレイン・ゲート間
の相対位置合わせが困難であるため、製造ロフト内外で
特性にバラツキが生じ、また相対位置合わせの誤差を見
込まなければならないために素子か大型化する。
グとソース領域及びドレイン領域のパタニングを別個に
行うのでは、ソース・ゲート間及びドレイン・ゲート間
の相対位置合わせが困難であるため、製造ロフト内外で
特性にバラツキが生じ、また相対位置合わせの誤差を見
込まなければならないために素子か大型化する。
（課題を解決するための手段）
上記課題を解決するため本発明は、ゲート領域、ソース
領域及びドレイン領域を同時にパターニングして絶縁体
膜を除去した後、マスキングを施し。
領域及びドレイン領域を同時にパターニングして絶縁体
膜を除去した後、マスキングを施し。
てゲート領域をパターニングし、ゲート領域を形成した
後更に全面にマスキングを施してソース領域及びゲート
領域をパターニングする。
後更に全面にマスキングを施してソース領域及びゲート
領域をパターニングする。
（作用）
ゲート領域、ソース領域及びドレイン領域を同時にパタ
ーニングして絶縁体膜を除去するので、アライメント精
度の必要なソース・デー１−間及びドレイン・ゲート間
の相対位置を一度のパターニングで決定できる。
ーニングして絶縁体膜を除去するので、アライメント精
度の必要なソース・デー１−間及びドレイン・ゲート間
の相対位置を一度のパターニングで決定できる。
（実施例）
以下に本発明の実施例を添付図面を参照して説明する。
第１図は本発明に係る化合物半導体接合型ト’ ＥＴの
製造過程を示す説明図である。
製造過程を示す説明図である。
先ず、例えばＧａＡｓからなる半絶＆１Ｍ板の一部に半
絶縁性バッファ層を形成［７、この半絶縁性バッファ層
上にｎ −Ｇ ａ Ａ、 ｓからなる半導体活性層１を
形成した後、同図Ｃａ＞に示ずように、半導体活性層１
の表面にＳｉＮ等の絶縁体膜２を形成し、この絶縁体膜
２の表面にＳｉ或いはＳｉＯ等のストッパ層を形成した
後マスク３を被せ、同図（ｂ）に示すようにゲート領域
、ソース領域及びドレイン領域を同時にパターニングし
、て絶縁体膜２を除去してゲート領域用開口４、ソース
領域開開Ｄ ５及びドレイン領域用開口６を形成する。
絶縁性バッファ層を形成［７、この半絶縁性バッファ層
上にｎ −Ｇ ａ Ａ、 ｓからなる半導体活性層１を
形成した後、同図Ｃａ＞に示ずように、半導体活性層１
の表面にＳｉＮ等の絶縁体膜２を形成し、この絶縁体膜
２の表面にＳｉ或いはＳｉＯ等のストッパ層を形成した
後マスク３を被せ、同図（ｂ）に示すようにゲート領域
、ソース領域及びドレイン領域を同時にパターニングし
、て絶縁体膜２を除去してゲート領域用開口４、ソース
領域開開Ｄ ５及びドレイン領域用開口６を形成する。
次いで、同図（ｅ）に示すように全面にＳｉＮ等からな
るマスク７にてマスキング（ｐ電マスク）して、同図（
ｄ）に示すように、ゲート領域をパターニングしてマス
ク７を除去してゲート領域用量［」８を形成する。この
とき、ゲート領域のパタニングは、最初のパターニング
で相対位置合わせができているので、粗い合わせで行う
ことがＥＴ能である。そして、同図（ｅ）に示すように
、ゲート領域用開口８からＺｎ、Ｍｇ、Ｂｅ等の■）型
形成不純物を拡散してゲート領域１０を形成しまた後、
同図（ｆ）に示すように、マスク７を除去Ａる。
るマスク７にてマスキング（ｐ電マスク）して、同図（
ｄ）に示すように、ゲート領域をパターニングしてマス
ク７を除去してゲート領域用量［」８を形成する。この
とき、ゲート領域のパタニングは、最初のパターニング
で相対位置合わせができているので、粗い合わせで行う
ことがＥＴ能である。そして、同図（ｅ）に示すように
、ゲート領域用開口８からＺｎ、Ｍｇ、Ｂｅ等の■）型
形成不純物を拡散してゲート領域１０を形成しまた後、
同図（ｆ）に示すように、マスク７を除去Ａる。
その後、同図（ｇ）に示すように全面にＳｉＮ等若しく
はレジストからなるマスク１１にでマスキング（ｎ電マ
スク）して、同図（ｈ）に示すように、ソース領域及び
ドレイン領域をパターニングしてマスク１１を除去して
ソース領域開開［］１２及びドレイン領域用開口１３を
形成する。このとき、ソース領域及びドレイン領域のパ
ターニングは、最初のパターニングで相対位置合わせが
できているので、粗い合わせで行うことか可能である。
はレジストからなるマスク１１にでマスキング（ｎ電マ
スク）して、同図（ｈ）に示すように、ソース領域及び
ドレイン領域をパターニングしてマスク１１を除去して
ソース領域開開［］１２及びドレイン領域用開口１３を
形成する。このとき、ソース領域及びドレイン領域のパ
ターニングは、最初のパターニングで相対位置合わせが
できているので、粗い合わせで行うことか可能である。
次いで、第２図に示すようにソース領域用開口１２にソ
ース電極１４を、ドレイン領域相開［１１３にドレイン
電極１５を設けることでＦＥＴが出来士、かる。
ース電極１４を、ドレイン領域相開［１１３にドレイン
電極１５を設けることでＦＥＴが出来士、かる。
（発明の効果）
以上説明（１、たように本発明によれば、ゲー １・領
域、ソース領域及びドレイン領域を同時にパターニング
して絶縁体膜を除去するので、アライメント精度の套装
なソース・ゲート間及びトレイン・ゲート間の相対位置
を一度のパターニングで決定できるため、マスク精度に
近い相対位置合わせかＥＴ能になり、アライメント誤差
のための余裕を設＋する必要がなくなって小型化を図れ
る。
域、ソース領域及びドレイン領域を同時にパターニング
して絶縁体膜を除去するので、アライメント精度の套装
なソース・ゲート間及びトレイン・ゲート間の相対位置
を一度のパターニングで決定できるため、マスク精度に
近い相対位置合わせかＥＴ能になり、アライメント誤差
のための余裕を設＋する必要がなくなって小型化を図れ
る。
【図面の簡単な説明】
第１図（ａ）乃至（ｈ）は本発明に係る化合物半導体接
合型ＦＥＴの製造過程を示ず説明図、第２図は本発明方
法によって作成【７たＦＥＴの断面図、第３図（ａ）乃
至（ｅ）は従来の化合物半導体接合型ＦＥＴの製造過程
を示す説明図である。 １・・・半導体活性層、２・・絶縁体膜、 ４．８・ケ
ート領域用開口、５．］２・・ソース領域用量［］、６
．１３・・・ドレイン領域用量１］。 特 許 出 願 人 ト１本ビクター株式会社代 理
人 弁理士 下 １）容−即問 弁理セ 小
山 右 筆２図 （Ｃ） （ｂ） （ｄ）
合型ＦＥＴの製造過程を示ず説明図、第２図は本発明方
法によって作成【７たＦＥＴの断面図、第３図（ａ）乃
至（ｅ）は従来の化合物半導体接合型ＦＥＴの製造過程
を示す説明図である。 １・・・半導体活性層、２・・絶縁体膜、 ４．８・ケ
ート領域用開口、５．］２・・ソース領域用量［］、６
．１３・・・ドレイン領域用量１］。 特 許 出 願 人 ト１本ビクター株式会社代 理
人 弁理士 下 １）容−即問 弁理セ 小
山 右 筆２図 （Ｃ） （ｂ） （ｄ）
Claims (1)
- 半導体活性層上に絶縁体膜を形成した後、この絶縁体
膜にゲート領域、ソース領域及びドレイン領域を同時に
パターニングし、次いで前記絶縁体膜全面にマスキング
を施して前記ゲート領域の部分のマスクを除去するパタ
ーニングを行なってゲート領域を形成し、更に全面にマ
スキングを施して前記ソース領域及びゲート領域のマス
クを除去するパターニングを行なうことを特徴とする化
合物半導体接合型ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17195990A JPH0461235A (ja) | 1990-06-28 | 1990-06-28 | 化合物半導体接合型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17195990A JPH0461235A (ja) | 1990-06-28 | 1990-06-28 | 化合物半導体接合型ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461235A true JPH0461235A (ja) | 1992-02-27 |
Family
ID=15932942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17195990A Pending JPH0461235A (ja) | 1990-06-28 | 1990-06-28 | 化合物半導体接合型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461235A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8814513B2 (en) | 2011-01-06 | 2014-08-26 | Panasonic Ecology Systems Guangdong Co., Ltd. | Ceiling mounted ventilation fan with illumination |
| US9476608B2 (en) | 2011-04-27 | 2016-10-25 | Panasonic Ecology Systems Guangdong Co., Ltd. | Ceiling mounted ventilation fan with illumination |
| US9746195B2 (en) | 2011-09-29 | 2017-08-29 | Panasonic Ecology Systems Guangdong Co., Ltd. | Ceiling mounted ventilation fan |
-
1990
- 1990-06-28 JP JP17195990A patent/JPH0461235A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8814513B2 (en) | 2011-01-06 | 2014-08-26 | Panasonic Ecology Systems Guangdong Co., Ltd. | Ceiling mounted ventilation fan with illumination |
| US8956113B2 (en) | 2011-01-06 | 2015-02-17 | Panasonic Ecology Systems Guangdong Co., Ltd. | Ceiling mounted ventilation fan with illumination |
| US9841181B2 (en) | 2011-01-06 | 2017-12-12 | Panasonic Ecology Systems Guangdong Co., Ltd. | Ceiling mounted ventilation fan with illumination |
| US9476608B2 (en) | 2011-04-27 | 2016-10-25 | Panasonic Ecology Systems Guangdong Co., Ltd. | Ceiling mounted ventilation fan with illumination |
| US10371409B2 (en) | 2011-04-27 | 2019-08-06 | Panasonic Ecology Systems Guangdong Co., Ltd. | Ceiling mounted ventilation fan with illumination |
| US9746195B2 (en) | 2011-09-29 | 2017-08-29 | Panasonic Ecology Systems Guangdong Co., Ltd. | Ceiling mounted ventilation fan |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5264382A (en) | Method of producing semiconductor device using dummy gate structure | |
| US6635404B1 (en) | Structure and process method of gamma gate for HEMT | |
| JPH04348077A (ja) | 薄膜トランジスタ | |
| JPH05283519A (ja) | 半導体装置の製造方法 | |
| JPH0461235A (ja) | 化合物半導体接合型ｆｅｔの製造方法 | |
| US8044487B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2754202B2 (ja) | 半導体素子の製造方法 | |
| KR100242378B1 (ko) | 전계효과 트랜지스터의 게이트 제조방법 | |
| KR100235864B1 (ko) | 트라이앵글 베리드 게이트 셀 및 그 제조방법 | |
| KR100203296B1 (ko) | 모스 트랜지스터 제조 방법 | |
| KR0171736B1 (ko) | 전계효과트랜지스터 제조 방법 | |
| KR100205349B1 (ko) | 트랜지스터의 제조방법 | |
| JP2556619B2 (ja) | 半導体装置の製造方法 | |
| JP3298066B2 (ja) | 化合物半導体素子の製造方法 | |
| JPS6049677A (ja) | 電界効果トランジスタの製造方法 | |
| JPS627148A (ja) | 相補型半導体装置及びその製造方法 | |
| JPH08162477A (ja) | 半導体装置の製造方法 | |
| JPS59124767A (ja) | 半導体・集積回路装置の製造方法 | |
| JPS60113473A (ja) | 半導体装置の製造方法 | |
| JPH05206163A (ja) | 半導体装置の製造方法 | |
| JPS61194779A (ja) | 半導体装置及びその製造方法 | |
| JPS62285473A (ja) | 半導体装置の製造方法 | |
| JPH04254333A (ja) | 半導体装置の製造方法 | |
| JPH0247838A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH03241855A (ja) | 半導体装置の製造方法 |