JPS6286762A - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
- Publication number
- JPS6286762A JPS6286762A JP60226402A JP22640285A JPS6286762A JP S6286762 A JPS6286762 A JP S6286762A JP 60226402 A JP60226402 A JP 60226402A JP 22640285 A JP22640285 A JP 22640285A JP S6286762 A JPS6286762 A JP S6286762A
- Authority
- JP
- Japan
- Prior art keywords
- width
- photoresist
- element region
- region
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electrodes Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型電界効果トランジスタの製造方法に関
する。
する。
本発明は、ＭＯＳ型電界効果トランジスタの製造方法に
おいて、フィールド領域に対応する部分の幅が素子領域
に対応する部分の幅よりも大きいマスクパターンを有す
るゲート電極形成用フォトマスクを用いて露光を行うこ
とにより、素子領域の全域に亘って幅が一定なゲート電
極を形成することを可能にしたものである。
おいて、フィールド領域に対応する部分の幅が素子領域
に対応する部分の幅よりも大きいマスクパターンを有す
るゲート電極形成用フォトマスクを用いて露光を行うこ
とにより、素子領域の全域に亘って幅が一定なゲート電
極を形成することを可能にしたものである。
ＭＯＳ集積回路の基本素子であるＭＯＳ型電界効果トラ
ンジスタ（以下ＭＯＳ Ｆ ＥＴという）のゲート電極
の形成に当たっては、第２図に示すように、まず所定の
基板に形成された厚い絶縁膜から成るフィールド領域１
と、このフィールド領域１に囲まれた素子領域２との全
面に多結晶５ｉＪｐＪ３を形成し、次いでこの多結晶Ｓ
ｉ膜膜上上フォトレジスト４を塗布した後、マスクパタ
ーン５を有するゲート電極形成用フォトマスクを用いて
上記フォトレジスト４の露光を行う。次にフォトレジス
ト４を現像して上記マスクパターン５と実質的に同一形
状のフォトレジストパターン（図示せず）を形成し、こ
のフォトレジストパターンをマスクとして多結晶Ｓｉ膜
３をエツチングすることによりゲート電極（図示せず）
を形成している。
ンジスタ（以下ＭＯＳ Ｆ ＥＴという）のゲート電極
の形成に当たっては、第２図に示すように、まず所定の
基板に形成された厚い絶縁膜から成るフィールド領域１
と、このフィールド領域１に囲まれた素子領域２との全
面に多結晶５ｉＪｐＪ３を形成し、次いでこの多結晶Ｓ
ｉ膜膜上上フォトレジスト４を塗布した後、マスクパタ
ーン５を有するゲート電極形成用フォトマスクを用いて
上記フォトレジスト４の露光を行う。次にフォトレジス
ト４を現像して上記マスクパターン５と実質的に同一形
状のフォトレジストパターン（図示せず）を形成し、こ
のフォトレジストパターンをマスクとして多結晶Ｓｉ膜
３をエツチングすることによりゲート電極（図示せず）
を形成している。
第２図に示すマスクパターン５とフィールド領域１との
位置関係から明らかなように、上述のゲート電極は、通
常、フィールド領域１に長さｄだけ重なるように形成さ
れる。このｄの値は小さければ小さい程ＭＯＳＦＥＴ１
個当たりの占有面積が小さくなるので、集積密度を増大
させるためにはこのｄの値をなるべく小さくすることが
望ましい。ところが、ｄの値があまり小さすぎると、製
造工程でのフォトマスクのマスク合わせず札等の原因に
よって、第３図に示すように、マスクパターン５の端部
５ａがフィールド領域ｌに位置せずに素子領域２内に位
置した状態となってしまうことがある。この結果、露光
、現像を経てエツチングを行うことにより形成されるゲ
ート電極の端部も素子領域２内に位置するので、このゲ
ート電極をマスクとして不純物のイオン注入等を行うこ
とによりゲート電極の両側における素子領域２内に形成
されるソース領域Ｓ及びドレイン領域りがつながってし
まい、このためにＭＯＳ Ｆ ＥＴが回路上の機能を失
って不良となってしまう。このような問題の発生を防止
するため、通常、ｄの値は上述のマスク合わせ精度等を
あらかじめ考慮に入れて決定されている。
位置関係から明らかなように、上述のゲート電極は、通
常、フィールド領域１に長さｄだけ重なるように形成さ
れる。このｄの値は小さければ小さい程ＭＯＳＦＥＴ１
個当たりの占有面積が小さくなるので、集積密度を増大
させるためにはこのｄの値をなるべく小さくすることが
望ましい。ところが、ｄの値があまり小さすぎると、製
造工程でのフォトマスクのマスク合わせず札等の原因に
よって、第３図に示すように、マスクパターン５の端部
５ａがフィールド領域ｌに位置せずに素子領域２内に位
置した状態となってしまうことがある。この結果、露光
、現像を経てエツチングを行うことにより形成されるゲ
ート電極の端部も素子領域２内に位置するので、このゲ
ート電極をマスクとして不純物のイオン注入等を行うこ
とによりゲート電極の両側における素子領域２内に形成
されるソース領域Ｓ及びドレイン領域りがつながってし
まい、このためにＭＯＳ Ｆ ＥＴが回路上の機能を失
って不良となってしまう。このような問題の発生を防止
するため、通常、ｄの値は上述のマスク合わせ精度等を
あらかじめ考慮に入れて決定されている。
しかしながら、上述のようにして決定されたｄの値を用
いても、パターンが微細化してパターン寸法が露光装置
の解像度限界付近になると、たとえ第２図に示すような
マスクパターン５を用いてｉ光しても、現像後のフォト
レジストパターンの端部はフィールド領域１と素子領域
２との境界近傍で細くなってしまい、従って第４図に示
すように、エツチング、レジスト剥離を経て最終的に得
られるゲート電極６の端部６ａもフィールド領域１と素
子領域２との境界から長さｄ′の所まで細くなってしま
い、これがＭＯＳ Ｆ ＥＴの不良に結びつく可能性が
大きい。この問題を回避するためには、マスク合わせ精
度等から決定される既述のｄにさらに上記ｄ′を加えた
長さだけマスクパターン５の端部５ａがフィールド領域
１に重なるようにこのマスクパターン５を形成しなけれ
ばならなかったが、このようにすると集積密度の向上に
支障を来すという欠点があった。
いても、パターンが微細化してパターン寸法が露光装置
の解像度限界付近になると、たとえ第２図に示すような
マスクパターン５を用いてｉ光しても、現像後のフォト
レジストパターンの端部はフィールド領域１と素子領域
２との境界近傍で細くなってしまい、従って第４図に示
すように、エツチング、レジスト剥離を経て最終的に得
られるゲート電極６の端部６ａもフィールド領域１と素
子領域２との境界から長さｄ′の所まで細くなってしま
い、これがＭＯＳ Ｆ ＥＴの不良に結びつく可能性が
大きい。この問題を回避するためには、マスク合わせ精
度等から決定される既述のｄにさらに上記ｄ′を加えた
長さだけマスクパターン５の端部５ａがフィールド領域
１に重なるようにこのマスクパターン５を形成しなけれ
ばならなかったが、このようにすると集積密度の向上に
支障を来すという欠点があった。
なお本発明の先行文献として特開昭６０−８１８６７号
公報が挙げられ、この公報には、フィールド領域と素子
領域との境界を含む境界近傍領域に対応する部分のパタ
ーン幅を大きくしたマスクパターンを有するゲート電極
形成用フォトマスクを用いて露光する方法が開示されて
いる。
公報が挙げられ、この公報には、フィールド領域と素子
領域との境界を含む境界近傍領域に対応する部分のパタ
ーン幅を大きくしたマスクパターンを有するゲート電極
形成用フォトマスクを用いて露光する方法が開示されて
いる。
本発明は、従来技術が有する上述のような欠点を是正し
たＭＯＳ型電界効果トランジスタの製造方法を提供する
ことを目的とする。
たＭＯＳ型電界効果トランジスタの製造方法を提供する
ことを目的とする。
本発明に係るＭＯＳ型電界効果トランジスタの製造方法
は、ゲート電極を形成するための露光を行うに当たり、
フィールド領域に対応する部分の幅が素子領域に対応す
る部分の幅よりも大きいマスクパターンを有するゲート
電極形成用フォトマスクを用いるようにしている。
は、ゲート電極を形成するための露光を行うに当たり、
フィールド領域に対応する部分の幅が素子領域に対応す
る部分の幅よりも大きいマスクパターンを有するゲート
電極形成用フォトマスクを用いるようにしている。
このようにすることによって、フィールド領域と素子領
域との境界近傍においても素子領域内と実質的に同一の
幅を有するフォトレジストパターンを形成することが可
能となる。
域との境界近傍においても素子領域内と実質的に同一の
幅を有するフォトレジストパターンを形成することが可
能となる。
以下本発明の一実施例につき図面を参照しながら説明す
る。なお以下の第１Ａ図及び第１Ｂ図においては、第２
図〜第４図と同一部分には同一の符号を付し、必要に応
じてその説明を省略する。
る。なお以下の第１Ａ図及び第１Ｂ図においては、第２
図〜第４図と同一部分には同一の符号を付し、必要に応
じてその説明を省略する。
第１Ａ図に示すように、本実施例においては、多結晶Ｓ
ｉ膜３及びフォトレジスト４を全面に順次形成した後、
フィールド領域１に対応する端部５ａの幅ｗ２が素子領
域２に対応する部分５ｂの幅Ｗ、よりも大きいマスクパ
ターン５を存するフォトマスクを用いてフォトレジスト
４を露光する。
ｉ膜３及びフォトレジスト４を全面に順次形成した後、
フィールド領域１に対応する端部５ａの幅ｗ２が素子領
域２に対応する部分５ｂの幅Ｗ、よりも大きいマスクパ
ターン５を存するフォトマスクを用いてフォトレジスト
４を露光する。
なお上記マスクパターン５のうち、幅Ｗ２の部分の長さ
をｄ″で示す。
をｄ″で示す。
次にこのフォトレジスト４を現像すると、第１Ｂ図に示
すようなフォトレジストパターン４ａが形成される。こ
のフォトレジストパターン４ａのフィールド領域１上に
位置する端部４ｂは、フォトマスクのマスクパターン５
の端部５ａ（第１Ａ図参照）の形状に比べて全体に丸く
なっているが、素子領域２上においては至る所間−幅と
なっている。従ってこのフォトレジストパターン４ａを
用いて多結晶Ｓｉ膜３のエツチングを行えば、素子領域
２の全域に亘って幅が一定なゲート電極を形成すること
ができる。
すようなフォトレジストパターン４ａが形成される。こ
のフォトレジストパターン４ａのフィールド領域１上に
位置する端部４ｂは、フォトマスクのマスクパターン５
の端部５ａ（第１Ａ図参照）の形状に比べて全体に丸く
なっているが、素子領域２上においては至る所間−幅と
なっている。従ってこのフォトレジストパターン４ａを
用いて多結晶Ｓｉ膜３のエツチングを行えば、素子領域
２の全域に亘って幅が一定なゲート電極を形成すること
ができる。
このように、上述の実施例によれば、フィールド領域１
に対応する部分５ａの幅Ｗ２が素子領域２に対応する部
分５ｂの幅Ｗ、よりも大きい第１Ａ図に示すようなマス
クパターン５を有するゲート電極形成用フォトマスクを
用い露光を行っているので、現像によって第１Ｂ図に示
すようにフィールド領域ｌと素子領域２との境界近傍に
おいても何ら細りが生じていないフォトレジストパター
ン４ａを形成することができ、従ってこのフォトレジス
トパターン４ａを用いて多結晶Ｓｉ膜３をエツチングす
ることにより、素子領域２の全域に亘って幅が一定なゲ
ート電極を形成することができる。またこのために、フ
ィールド領域１に対するマスクパターン５の端部５ａの
重なりの長さｄは、従来のようにフォトレジストパター
ン４孕の細りを見込んで決定されるｄ′を何ら考慮に入
れず、マスク合わせ精度だけを考慮した値にすれば十分
であるので、ＭＯＳＦＥＴ１個当たりの占有面積を小さ
くすることが可能であり、従ってＭＯＳ集積回路の集積
密度を向上させることが可能である。
に対応する部分５ａの幅Ｗ２が素子領域２に対応する部
分５ｂの幅Ｗ、よりも大きい第１Ａ図に示すようなマス
クパターン５を有するゲート電極形成用フォトマスクを
用い露光を行っているので、現像によって第１Ｂ図に示
すようにフィールド領域ｌと素子領域２との境界近傍に
おいても何ら細りが生じていないフォトレジストパター
ン４ａを形成することができ、従ってこのフォトレジス
トパターン４ａを用いて多結晶Ｓｉ膜３をエツチングす
ることにより、素子領域２の全域に亘って幅が一定なゲ
ート電極を形成することができる。またこのために、フ
ィールド領域１に対するマスクパターン５の端部５ａの
重なりの長さｄは、従来のようにフォトレジストパター
ン４孕の細りを見込んで決定されるｄ′を何ら考慮に入
れず、マスク合わせ精度だけを考慮した値にすれば十分
であるので、ＭＯＳＦＥＴ１個当たりの占有面積を小さ
くすることが可能であり、従ってＭＯＳ集積回路の集積
密度を向上させることが可能である。
以上本発明の一実施例につき説明したが、本発明は上述
の実施例に限定されるものではなく、本発明の技術的思
想に基づく各種の変形が可能である。例えばマスクパタ
ーン５の端部５ａの幅Ｗ２、長さｄ″、形状等は必要に
応じて適宜選定し得るものである。
の実施例に限定されるものではなく、本発明の技術的思
想に基づく各種の変形が可能である。例えばマスクパタ
ーン５の端部５ａの幅Ｗ２、長さｄ″、形状等は必要に
応じて適宜選定し得るものである。
本発明によれば、フィールド領域と素子領域との境界近
傍においても素子領域内と実質的に同一の幅を有するフ
ォトレジストパターンを形成することが可能となるので
、マスクパターンがフィールド領域に重なる長さはマス
ク合わせ精度等を考慮して決定すればよく、パターンの
細りを考慮する必要がない。従って、トラフジスフ１個
当たりの占有面積を小さくすることが可能であるので、
ＭＯＳ集積回路の集積密度を向上させることが可能であ
る。
傍においても素子領域内と実質的に同一の幅を有するフ
ォトレジストパターンを形成することが可能となるので
、マスクパターンがフィールド領域に重なる長さはマス
ク合わせ精度等を考慮して決定すればよく、パターンの
細りを考慮する必要がない。従って、トラフジスフ１個
当たりの占有面積を小さくすることが可能であるので、
ＭＯＳ集積回路の集積密度を向上させることが可能であ
る。
第１Ａ図及び第１Ｂ図は本発明の一実施例によるＭＯＳ
Ｆ ＥＴの製造方法を工程順に示す平面図、第２図は
従来のＭＯＳＦＥＴの製造方法におけるゲート電極形成
のための露光工程を示す平面図、第３図は従来のＭＯＳ
ＦＥＴの製造方法におけるゲート電極形成のための露光
工程においてフォトマスクのマスク合わせずれにより生
ずる問題を説明するためのＭＯＳ Ｆ ＥＴの平面図、
第４図はフォトレジストパターン端部の細りに起因して
ゲート電極端部が細る問題を説明するためのＭＯＳＦＥ
Ｔの平面図である。 なお図面に用いた符号において、 １・・−・・−・・−・・−・−・・−フィールド領域
２・−・・・−・−・・−・−−−一−−素子領域３−
・−・−・・−・−−−一一一多結晶Ｓ＋膜４−−−−
−−−−−−一・−・−・−フォトレジスト５・−・・
・−・−・−・・−マスクパターン６−・・−・−−−
−−−・−・・ゲート電極である。
Ｆ ＥＴの製造方法を工程順に示す平面図、第２図は
従来のＭＯＳＦＥＴの製造方法におけるゲート電極形成
のための露光工程を示す平面図、第３図は従来のＭＯＳ
ＦＥＴの製造方法におけるゲート電極形成のための露光
工程においてフォトマスクのマスク合わせずれにより生
ずる問題を説明するためのＭＯＳ Ｆ ＥＴの平面図、
第４図はフォトレジストパターン端部の細りに起因して
ゲート電極端部が細る問題を説明するためのＭＯＳＦＥ
Ｔの平面図である。 なお図面に用いた符号において、 １・・−・・−・・−・・−・−・・−フィールド領域
２・−・・・−・−・・−・−−−一−−素子領域３−
・−・−・・−・−−−一一一多結晶Ｓ＋膜４−−−−
−−−−−−一・−・−・−フォトレジスト５・−・・
・−・−・−・・−マスクパターン６−・・−・−−−
−−−・−・・ゲート電極である。
Claims (1)
- ゲート電極を形成するための露光を行うに当たり、フィ
ールド領域に対応する部分の幅が素子領域に対応する部
分の幅よりも大きいマスクパターンを有するゲート電極
形成用フォトマスクを用いるようにしたＭＯＳ型電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226402A JPS6286762A (ja) | 1985-10-11 | 1985-10-11 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226402A JPS6286762A (ja) | 1985-10-11 | 1985-10-11 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286762A true JPS6286762A (ja) | 1987-04-21 |
Family
ID=16844557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60226402A Pending JPS6286762A (ja) | 1985-10-11 | 1985-10-11 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286762A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212823A (ja) * | 1988-06-30 | 1990-01-17 | Seiko Epson Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113473A (ja) * | 1983-11-22 | 1985-06-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1985
- 1985-10-11 JP JP60226402A patent/JPS6286762A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113473A (ja) * | 1983-11-22 | 1985-06-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212823A (ja) * | 1988-06-30 | 1990-01-17 | Seiko Epson Corp | 半導体装置 |
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