KR101110736B1 - 확장된 채널을 갖는 단전자 트랜지스터 및 그 공정방법 - Google Patents
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Abstract
본 발명은 확장된 채널을 갖는 단전자 트랜지스터 및 그 공정방법에 관한 것으로, 리세스된 실리콘 핀에 채널이 형성되도록 함으로써, 채널길이를 길게 확장하여 누설전류로 작용하는 MOSFET 전류를 획기적으로 줄일 수 있고, 열산화공정 및 측벽공정에 의하여 양자점에 영향을 미치는 컨트롤 게이트의 커패시턴스 값이 최소가 되도록 함으로써, 동작온도를 높일 수 있는 효과가 있다.
리세스, 채널, 양자점, 단전자, 트랜지스터, SET
Description
본 발명은 단전자 트랜지스터 및 그 공정방법에 관한 것으로, 더욱 상세하게는 리세스된(recessed) 채널을 갖도록 함으로써, 누설전류로 작용하는 MOSFET 성분 전류를 최대한 줄이면서, 양자점에 영향을 미치는 컨트롤 게이트의 커패시턴스 값이 최소가 되도록 하여 동작온도를 높일 수 있는 확장된 리세스 채널을 갖는 단전자 트랜지스터 및 그 공정방법에 관한 것이다.
단전자 트랜지스터는 기본적으로, 도 1a와 같이, 소스/드레인, 양자점(QD: Quantum Dot), 소스/드레인과 양자점 사이에 형성되는 터널링 장벽 2개, 그리고 양자점의 전위를 독립적으로 조절하기 위한 게이트로 구성된다.
이와 같은 구성으로, 도 1b와 같은, 단전자 트랜지스터의 특성을 얻기 위해서는 다음 두 가지 조건을 만족하여야 한다.
첫째는, 양자점의 크기가 충분히 작아서 양자점에서의 커패시턴스 C가 다음 수식 1의 조건을 만족하여야 한다.
[수식 1]
q2/C ? kBT
수식 1에서 q2/C는 전자 1개가 양자점에 들어가는데 필요한 충전 에너지(charging energy)이고, kBT 는 온도 T에서의 열적 에너지(thermal energy)이다.
둘째는, 소스/드레인과 양자점 사이가 약하게 coupling 되도록 하여 양자간의 터널링 저항 RT는 수식 2와 같이 최저 터널링 저항 RT,min 보다 크도록 해야한다.
[수식 2]
RT ? h/q2 (= RT,min )
상기 두 조건을 만족시킬 수 있는 단전자 트랜지스터의 공정방법들이 다양하게 연구되고 있는데, 그 중에 양자점을 형성하는 터널링 장벽을 전기적으로 유도하고, 이를 소자의 구조 파라미터로 제어할 수 있는 사이드 게이트(혹은 듀얼 게이트: dual gate) 구조를 갖는 단전자 트랜지스터가 보다 많은 관심을 모으고 있다.
그러나, 지금까지 연구되어온 사이드 게이트 단전자 트랜지스터는 컨트롤 게이트와 사이드 게이트, 사이드 게이트와 소스/드레인 영역 사이의 정열 문제 등으로 비 이상적인 특성들이 나타나 실용화되기 어려운 문제점이 있었다.
예를 들어, 도 2a에 도시된 종래 사이드 게이트 단전자 트랜지스터는 기생적인 MOSFET 성분들에 의하여 비 이상적인 전기적 특성들을 갖게 된다.
즉, 도 2a의 ① 및 ③ 부분과 같이, 소스/드레인 영역이 터널링 장벽과 바로 인접하게 있지 않고 일정 거리 떨어져(underlap) 있게 되어 상부에 있는 ONO 층(TEOS/Si3N4/TEOS) 및 컨트롤 게이트에 의하여 발생하는 직렬 MOSFET 성분과, 도 2a의 ② 부분과 같이, 컨트롤 게이트가 전기적 장벽을 형성하는 사이드 게이트(측벽 게이트) 위를 덮고 있기 때문에 발생하는 병렬 MOSFET 성분에 의하여, 낮은 컨트롤 게이트 전압에서는 전류가 완전히 차단되고, 컨트롤 게이트 전압이 증가함에 따라 전기적인 장벽의 높이가 줄어들면서 피크(peak) 전류와 밸리(valley) 전류 사이의 차이(Peak-to-Valley-Current-Ratio; PVCR)가 줄어들어 단전자 전류는 줄어들고 MOSFET 전류(단전자 트랜지스터에선 누설전류로 작용함)는 증가하게 되는 문제점이 발생한다(도 2b 참조).
도 2b는 종래 사이드 게이트 단전자 트랜지스터에서 측벽 게이트에 의하여 고정되어야 할 포텐셜 장벽의 높이가 컨트롤 게이트의 전압에 의하여 변하고 있음을 보여주는 시뮬레이션 결과 도면이다.
또한, 종래 사이드 게이트 단전자 트랜지스터는 도 2c에서 보여지는 바와 같이 단전자 터널링 현상이 있더라도 극저온에서만 관측되어 상용화하는데 가장 큰 걸림돌이 되고 있다.
상기와 같은 문제점을 해결하고자 도 3의 구조를 갖는 단전자 트랜지스터를 제안하고 동일 출원인에 의하여 대한민국 특허출원 제10-2006-0135357호(자기 정렬된 듀얼게이트 단전자 트랜지스터 및 그 제조방법)가 출원된 바 있다.
도 3에서 110은 매몰 산화막(BOX), 122a는 소스 영역, 124b는 드레인 영역, 126은 채널 영역, 140b는 컨트롤 게이트, 170은 측벽 게이트 절연막, 180a 및 180b 는 측벽 게이트(사이드 게이트), 그리고 190a 및 190b는 절연막 측벽 스페이서이다.
그러나, 상기 특허출원은 평면 채널 구조를 갖는 단전자 트랜지스터이어서, 누설전류로 작용하는 MOSFET 성분 전류를 줄이는데 일정한 한계가 있을 수밖에 없는 문제점이 있다.
따라서, 본 발명은 리세스된 채널을 갖도록 함으로써, 종래 사이드 게이트 단전자 트랜지스터가 가지고 있던 비 이상적인 전기적 특성의 문제점을 근본적으로 해결하고, 양자점에 영향을 미치는 컨트롤 게이트의 커패시턴스 값이 최소가 되도록 하여 동작온도도 높일 수 있는 확장된 채널을 갖는 단전자 트랜지스터 및 그 공정방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 확장된 채널을 갖는 단전자 트랜지스터는 SOI 기판의 매몰산화막 상에 리세스된 채널영역을 갖도록 수직하게 파여진 실리콘층과; 상기 채널영역 상에 형성된 제 1 게이트 절연막과; 상기 제 1 게이트 절연막을 사이에 두고 상기 채널영역의 양측 모서리 면상에 채널방향으로 일정거리 이격되어 형성된 제 1 및 제 2 사이드 게이트와; 상기 각 사이드 게이트에 제 2 게이트 절연막를 사이에 두고 상기 매몰산화막 상에 형성된 컨트롤 게이트를 포함하여 구성된 것을 특징으로 한다.
또한, 본 발명에 의한 확장된 채널을 갖는 단전자 트랜지스터의 공정방법은 SOI 기판 상에 식각률이 서로 다른 하나 이상의 하드 마스크용 물질층을 증착하고, 상기 하드 마스크용 물질층 상부에 제 1 절연성 물질 도포후 미세 패턴을 형성하는 제 1 단계와; 상기 기판 전면에 감광막을 도포후 식각공정을 통하여 소스/드레인 및 핀 형상의 채널 형성을 위한 믹스엔매치(mix and match) 패턴을 형성하는 제 2 단계와; 상기 믹스엔매치 패턴을 마스크로 상기 하드 마스크용 물질층을 식각하여 하드 마스크를 형성하고, 상기 하드 마스크로 상기 SOI 기판의 실리콘층을 식각하여 소스/드레인 패드 및 핀 형상의 채널영역을 형성하는 제 3 단계와; 상기 기판 전면에 필드산화막을 증착하고 평탄화시키는 제 4 단계와; 상기 평탄화된 기판 전면에 제 2 절연성 물질을 증착하고, 상기 제 2 절연성 물질 상에 제 2의 감광막을 도포후 식각공정을 통하여 리세스 채널 형성을 위한 제 2의 감광막 패턴을 형성하는 제 5 단계와; 상기 제 2의 감광막 패턴을 마스크로 상기 제 2 절연성 물질 및 상기 필드산화막을 순차 식각하여 상기 핀 형상의 채널영역을 드러내는 제 6 단계와; 상기 제 2의 감광막 패턴을 마스크로 상기 핀 형상의 채널영역을 식각하여 리세스된 채널영역을 형성하는 제 7 단계와; 상기 제 2의 감광막 패턴을 제거하고, 열산화공정으로 상기 리세스된 채널영역 상에 제 1 게이트 절연막을 형성하는 제 8 단계와; 상기 기판 전면에 게이트 물질을 증착하고 비등방성으로 식각하여 상기 리세스된 채널영역 양 측벽에 제 1, 2 측벽 게이트를 형성하는 제 9 단계와; 상기 각 측벽 게이트 상에 제 2 게이트 절연막을 형성하는 제 10 단계와; 상기 기판 전면에 게이트 물질을 증착하고 평탄화시켜 상기 제 2 절연성 물질이 드러나게 한 다음, 상기 드러난 제 2 절연성 물질을 제거하여 컨트롤 게이트를 형성하는 제 11 단계와; 상기 기판 전면에 불순물 이온주입을 통하여 상기 컨트롤 게이트에 이웃한 상기 핀 형상의 채널영역 및 상기 소스/드레인 패드에 상기 채널영역의 리세스된 깊이보다 얕은 접합을 갖도록 shallow doping 층을 각각 형성하는 제 12 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명은 리세스된 실리콘 핀에 채널이 형성되도록 함으로써, 채널길이를 길게 확장하여 누설전류로 작용하는 MOSFET 전류를 획기적으로 줄일 수 있게 되었고, 열산화공정과 측벽공정에 의하여 양자점이 형성되는 실리콘 핀의 폭 및 길이를 얼마든지 줄일 수 있고, 제 1 게이트 절연막, 제 2 게이트 절연막 및/또는 제 3 게이트 절연막에 의하여 컨트롤 게이트와의 거리를 얼마든지 크게 할 수 있게 됨에 따라, 양자점에 영향을 미치는 컨트롤 게이트의 커패시턴스 값을 최소로 하여 동작온도를 높일 수 있는 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
[구조에 관한 실시예]
본 발명에 의한 구조는 기본적으로, 도 29, 도 30 및 도 31과 같이, SOI 기판의 서브 실리콘층(1) 위의 매몰산화막(2) 상에 리세스된 채널영역(19)을 갖도록 수직하게 파여진 액티브 실리콘층(14, 14a, 16, 18a, 18b)과; 상기 채널영역 상에 형성된 제 1 게이트 절연막(80)과; 상기 제 1 게이트 절연막을 사이에 두고 상기 채널영역의 양측 모서리 면상에 채널방향으로 일정거리 이격되어 형성된 제 1 및 제 2 사이드 게이트(92)와; 상기 각 사이드 게이트에 제 2 게이트 절연막(82)을 사이에 두고 상기 매몰산화막 상에 형성된 컨트롤 게이트(66a)를 포함하여 구성된다.
여기서, 상기 액티브 실리콘층은, 도 18에서 도면부호 14와 같이, 리세스된 채널영역을 사이에 두고, 양측에 소스/드레인이 형성되며, 도 30과 같이, 상기 소 스/드레인(18a)(18b)은 상기 수직한 핀 양측에 형성된 shallow doping 영역(16)으로 연결된다.
상기와 같은 구성을 함으로써, 채널 길이는 도 30의 도면부호 19와 같이, 종래 평면형 구조보다 현저히 증가시킬 수 있게 되어 사이드 게이트(92)에 의하여 전위 장벽을 형성하기 용이함은 물론 단전자트랜지스터에서 누설전류로 작용하는 MOSFET 전류 성분을 획기적으로 줄일 수 있는 장점이 있다.
또한, 도 21에서 사이드 게이트(92) 상에 제 2 게이트 절연막(82)을 형성시킬때, 상기 사이드 게이트(92) 사이에 위치한 채널영역 상의 제 1 게이트 절연막(80) 상에도 제 2 게이트 절연막(82a)을 형성시켜 채널영역에 형성되는 양자점과 컨트롤 게이트(66a)와의 거리가 크게 되도록 함이 바람직하다.
더욱 바람직하게, 도 22와 같이, 사이드 게이트(92) 사이의 채널영역 상의 제 2 게이트 절연막(82a)의 양 측벽에 제 3 게이트 절연막(84)이 더 형성되도록 하여 상기 사이드 게이트(92) 사이에 위치한 채널영역을 감싸며 형성되는 컨트롤 게이트(66a)와의 거리를 더 크게 할 수 있다.
그리고, 상기 리세스된 채널영역 양측은, 도 18과 같이, 필드산화막(64)으로 둘러싸이고, 도 20과 같이, 상기 각 사이드 게이트은 채널영역의 양측 모서리 면상 및 필드산화막(64)과 매몰산화막(2)이 이루는 양측 모서리 면상에 측벽 게이트(92)로 형성된다.
첨부된 도면에서 측벽 게이트(92) 사이의 채널영역이 길게 도시되었으나, 이는 각 구조를 보여주기 위해 편의상 도시된 것으로, 실제 소자 구조에서는 최소한 으로 작게하여 컨트롤 게이트(66a)와 접하는 부분이 최대한 작게된다. 이는 상기 측벽 게이트(92)의 폭을 조절하면 컨트롤 게이트(66a)와 접하는 채널영역을 얼마든지 작게 할 수 있다.
상기와 같은 구성으로, 양자점에 영향을 미치는 컨트롤 게이트(66a)의 커패시턴스 값을 최소로 하여 단전자트랜지스터의 동작온도도 높일 수 있게 된다.
[공정방법에 관한 실시예]
상기 구조에 관한 실시예를 제조하는 방법에 대하여, 도 4 내지 도 31을 참조하며 설명한다.
우선, 도 4 및 도 5와 같이, SOI 기판의 실리콘층(10) 상에 식각률이 서로 다른 하나 이상의 하드 마스크용 물질층(20, 30)을 증착하고, 상기 하드 마스크용 물질층 상부에 제 1 절연성 물질(40) 도포 후 미세 패턴(42)을 형성한다(제 1 단계).
여기서, 상기 하드 마스크용 물질층은, 도 4와 같이, 산화막층(20) 및 실리콘계 물질층(예컨대, 다결정 실리콘층 또는 비정질 실리콘층; 30)을 순차적으로 증착된 것이 바람직하다.
그리고, 상기 제 1 절연성 물질(40)은 미세 패턴이 가능한 e-beam용 음성 감광막(negative PR)으로 HSQ이 바람직하나, 양성 감광막인 ZEP도 가능하다.
전자를 사용할 경우, 도 4와 같이, e-beam에 노출된 부분만 남아, 도 5와 같이, 미세 패턴(42)을 형성할 수 있다.
다음, 도 6 및 도 7과 같이, 상기 기판 전면에 감광막(50)을 도포 후 공지의 사진식각공정을 통하여 소스/드레인 및 핀 형상의 채널 형성을 위한 믹스엔매치(mix and match) 패턴(42, 52)을 형성한다(제 2 단계).
이어, 도 8 내지 도 10과 같이, 상기 믹스엔매치 패턴(42, 52)을 마스크로 상기 하드 마스크용 물질층(20, 30)을 식각하여 하드 마스크(22, 32)를 형성하고, 상기 하드 마스크로 상기 SOI 기판의 실리콘층(10)을 식각하여, 도 10의 도면번호 12와 같이, 소스/드레인 패드 및 핀 형상의 채널영역을 형성한다(제 3 단계).
여기서, 상기 하드 마스크용 물질층이, 도 4와 같이, 산화막층(20) 및 실리콘계 물질층(30)으로 순차 증착된 것일 경우, 상기 제 3 단계의 상기 하드 마스크용 물질층 식각은, 도 8 및 도 9와 같이, 상기 실리콘계 물질층(30) 및 상기 산화막층(20)이 순차 식각되고, 도 10과 같이, 상기 믹스엔매치 패턴으로 식각된 상기 산화막층을 하드 마스크(22)로 하여 상기 SOI 기판의 실리콘층(10)을 식각하여 도면부호 12와 같은 소스/드레인 패드 및 핀 형상의 채널영역을 형성하게 된다.
즉, 상기 믹스엔매치 패턴(42, 52)을 마스크로 실리콘계 물질층(30)을 식각한 다음, 산화막층(20)을 식각할 경우에는 감광막과 제 1 절연성 물질(예컨대, HSQ)로 이루어진 믹스엔매치 마스크(42, 52)도 식각되어 제거되고, SOI 기판의 실리콘층(10) 식각시에는 결국 산화막층을 하드 마스크(22)로 하여 식각하게 된다.
다음, 도 11 및 도 12와 같이, 상기 기판 전면에 TEOS 등으로 필드산화막(60)을 증착하고 평탄화시킨다(제 4 단계).
이때, 도 12와 같이, 액티브 실리콘층(12)이 식각되기 이전에 평탄화 공정을 멈추어, 산화막층 하드 마스크가 일부 남아 있도록 함이 바람직하다(도면부호 24 참조).
이어, 도 13 및 도 14와 같이, 상기 평탄화된 기판 전면에 제 2 절연성 물질(70)을 증착하고, 상기 제 2 절연성 물질 상에 제 2의 감광막(44)을 도포 후 공지의 식각공정을 통하여 리세스 채널 형성을 위한 제 2의 감광막 패턴(44a)을 형성한다(제 5 단계).
여기서, 상기 제 2 절연성 물질(70)은 질화물(nitride)로 충분히 높게 형성하는 것이 바람직하고, 상기 제 2의 감광막(44)은 ZEP 물질(양성 PR)을 스핀 코팅기를 이용하여 도포한 다음, e-beam lithography를 이용하여 조사된 부위를 제거함으로써, 개방된 부분(이빔으로 조사된 부분)의 폭이 되도록 좁게 하여 차후 컨트롤 게이트와 접하는 채널영역이 작게 되도록 함이 바람직하다(물론, 이 경우도 HSQ를 이빔 감광막으로 사용할 수도 있다.).
상기 개방된 부분(이빔으로 조사된 부분)은 차후 리세스 채널이 형성된 다음, 사이드 게이트(측벽 게이트) 형성으로 더 줄어들게 된다.
이후, 도 15 및 도 16과 같이, 상기 제 2의 감광막 패턴(44a)을 마스크로 상기 제 2 절연성 물질(70) 및 상기 필드산화막(62)을 순차 식각하여 상기 핀 형상의 채널영역(12a)을 드러낸다(제 6 단계).
이어, 도 17과 같이, 상기 제 2의 감광막 패턴(44a)을 마스크로 상기 핀 형상의 채널영역(12a)을 식각하여 리세스된 채널영역(14a)을 형성한다(제 7 단계).
다음, 도 18과 같이, 상기 제 2의 감광막 패턴(44a)을 제거하고, 열산화공정 을 통하여 상기 리세스된 채널영역(14a) 상에 제 1 게이트 절연막(80)을 형성한다(제 8 단계).
이렇게 함으로써, 노출된 리세스 채널영역의 실리콘층(14a)에 제 1 게이트 절연막(80)으로 산화막을 형성함은 물론, 실리콘 핀의 폭(두께)을 잠식산화로 줄일 수 있게 되어 차후 컨트롤 게이트와 접하는 실리콘 핀의 면적을 줄이면서 거리를 크게할 수 있는 장점이 있다.
이후, 도 19 및 도 20과 같이, 상기 기판 전면에 게이트 물질(도전성 물질, 예컨대, 도핑된 다결정실리콘; 90)을 증착하고 비등방성으로 식각하여 상기 리세스된 채널영역(14a) 양 측벽에 제 1, 2 측벽 게이트(92)를 형성한다(제 9 단계).
이때, 측벽공정을 조절하여 상기 제 1, 2 측벽 게이트(92)의 폭을 충분히 크게하여 리세스된 채널영역(14a; 80)이 약간만 드러나게 함이 바람직하다(도면상에서는 과장되어 표현되었음).
이어, 도 21과 같이, 상기 각 측벽 게이트 상에 제 2 게이트 절연막(82)을 형성한다(제 10 단계).
상기 제 2 게이트 절연막(82) 형성에서도 열산화공정에 의할 수 있으나, MTO 장비 등을 이용하여 상기 측벽 게이트 사이에 노출된 채널영역(80) 상에도 형성될 수 있도록 함이 바람직하다.
나아가, 도 22와 같이, 선택적으로, TEOS 등과 같은 절연막의 증착과 비등방성 식각으로 상기 측벽 게이트 사이에 노출된 채널영역(80) 상의 상기 제 2 게이트 절연막(82a)의 측벽에 제 3 게이트 절연막 측벽(84)을 형성하는 공정을 더 진행함 으로써, 양자점과 컨트롤 게이트와의 거리를 최대한 크게 하여 단전자트랜지스터의 동작온도를 한층 더 높일 수 있다(도 31 참조).
이후, 도 23 내지 도 25와 같이, 상기 기판 전면에 게이트 물질(66)을 다시 증착하고 평탄화시켜 상기 제 2 절연성 물질(72)이 드러나게 한 다음, 상기 드러난 제 2 절연성 물질(66)을 제거하여 컨트롤 게이트(66a)를 형성한다(제 11 단계).
여기서, 상기 제 2 절연성 물질(72)이 질화물(nitride)일때, 공지의 CMP로 평탄화 공정을 진행할 경우, 상기 질화물은 식각 스토퍼(stopper)로 작용하게 된다.
이어, 도 28과 같이, 상기 기판 전면에 불순물 이온주입을 통하여 상기 컨트롤 게이트(66a) 및 컨트롤 게이트(66a)에 이웃한 상기 핀 형상의 채널영역 및 상기 소스/드레인 패드(14)에 shallow doping 층(16)을 각각 형성한다(제 12 단계).
여기서, 도 25에서 남아있는 산화막층 하드 마스크(26)가 두꺼울 경우 등에는, 도 26과 같이, 상기 산화막층 하드 마스크(26)를 제거하고, 도 27과 같이, 다시 도핑용 희생 산화막(86, 88)을 형성한 다음, 상기 12 단계를 진행함이 바람직하다.
도 29의 AA선 단면도인 도 30에서 확인되는 바와 같이, 상기 shallow doping 층(16)을 형성함으로써, 채널(19)의 길이를 수직으로 더 연장되는 효과가 있다.
그러나, 상기 shallow doping 층(16)은 얕은 접합(shallow junction)을 갖게 되므로, 소스/드레인 컨택을 위한 소스/드레인 패드 영역(18a, 18b)에는, deep doping 층으로 형성되도록 함이 바람직하다.
이는, 도 29와 같이, 상기 제 12 단계 이후에 상기 기판 전면에 TEOS 등으로 필드산화막을 더 증착하고 비등방성으로 식각하여 상기 컨트롤게이트(66a) 양측에 산화막 측벽(68)을 형성한 다음, 도핑 에너지를 크게하여 불순물 이온주입 공정을 더 진행함으로써, 구현할 수 있다.
도 29에서 BB선 단면도는 도 31에 도시되어 있다. 도 31에 의하면, 양자점이 형성되는 채널영역인 실리콘 핀(14a)에서 컨트롤 게이트(66a) 사이의 거리는 제 1 게이트 절연막(80), 제 2 게이트 절연막(82a) 및 제 3 게이트 절연막(84)에 의하여 크게할 수 있음을 알 수 있다.
기타 공정 및 미설명된 부분들은 일반적인 CMOS 공정을 따르므로 이에 대한 상세한 설명은 생략한다.
도 1a 및 도 1b는 각각 단전자 트랜지스터의 기본 구조도와 이상적인 동작 특성도이다.
도 2a는 종래 사이드 게이트 단전자 트랜지스터의 구조 단면도이다.
도 2b는 도 2a에서 측벽 게이트에 의하여 고정되어야 할 포텐셜 장벽의 높이가 컨트롤 게이트의 전압에 의하여 변하고 있음을 보여주는 시뮬레이션 결과 도면이다.
도 3은 도 2a의 구조가 갖는 문제점을 해결하기 위한 대한민국 특허출원 제10-2006-0135357호의 구조 단면도이다.
도 4 내지 도 29는 본 발명에 따른 확장된 채널을 갖는 단전자 트랜지스터의 제조 공정 사시도이다.
도 30 및 도 31은 각각 도 29의 AA선 및 BB선을 따라 절단된 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10, 12, 14, 16, 18: SOI 기판의 액티브 실리콘층
20, 22: 산화막층 30, 32: 실리콘계 물질층
40, 42: 제 1 절연성 물질 44, 44a: 제 2의 감광막
50, 52: 감광막 60, 62, 64, 64a, 68: 필드산화막
66, 66a: 컨트롤 게이트 70, 72: 제 2 절연성 물질
80: 제 1 게이트 절연막 82, 82a: 제 2 게이트 절연막
84: 제 3 게이트 절연막 90, 92: 사이드 게이트(측벽 게이트)
Claims (10)
- SOI 기판의 매몰산화막 상에 리세스된 채널영역을 갖도록 수직하게 파여진 실리콘층과;상기 채널영역 상에 형성된 제 1 게이트 절연막과;상기 제 1 게이트 절연막을 사이에 두고 상기 채널영역의 양측 모서리 면상에 채널방향으로 일정거리 이격되어 형성된 제 1 및 제 2 사이드 게이트와;상기 각 사이드 게이트에 제 2 게이트 절연막를 사이에 두고 상기 매몰산화막 상에 형성된 컨트롤 게이트를 포함하여 구성된 것을 특징으로 하는 확장된 채널 을 갖는 단전자 트랜지스터.
- 제 1 항에 있어서,상기 사이드 게이트 사이 채널영역 상의 상기 제 1 게이트 절연막 상에도 상기 제 2 게이트 절연막이 형성된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터.
- 제 2 항에 있어서,상기 사이드 게이트 사이 채널영역 상의 상기 제 2 게이트 절연막의 양 측벽에 제 3 게이트 절연막이 더 형성된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 실리콘층은 수직한 핀 형상에 상기 리세스된 채널영역을 갖고, 상기 채널영역 양측에 소스/드레인이 형성되되,상기 소스/드레인은 상기 수직한 핀 양측에 상기 채널영역의 리세스된 깊이보다 얕은 접합을 갖도록 형성된 shallow doping 영역으로 연결된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터.
- 제 4 항에 있어서,상기 리세스된 채널영역 양측은 필드산화막으로 둘러싸이고,상기 각 사이드 게이트은 상기 채널영역의 양측 모서리 면상 및 상기 필드산화막과 상기 매몰산화막이 이루는 양측 모서리 면상에 측벽 게이트로 형성된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터.
- SOI 기판 상에 식각률이 서로 다른 하나 이상의 하드 마스크용 물질층을 증착하고, 상기 하드 마스크용 물질층 상부에 제 1 절연성 물질 도포후 미세 패턴을 형성하는 제 1 단계와;상기 기판 전면에 감광막을 도포후 식각공정을 통하여 소스/드레인 및 핀 형상의 채널 형성을 위한 믹스엔매치(mix and match) 패턴을 형성하는 제 2 단계와;상기 믹스엔매치 패턴을 마스크로 상기 하드 마스크용 물질층을 식각하여 하드 마스크를 형성하고, 상기 하드 마스크로 상기 SOI 기판의 실리콘층을 식각하여 소스/드레인 패드 및 핀 형상의 채널영역을 형성하는 제 3 단계와;상기 기판 전면에 필드산화막을 증착하고 평탄화시키는 제 4 단계와;상기 평탄화된 기판 전면에 제 2 절연성 물질을 증착하고, 상기 제 2 절연성 물질 상에 제 2의 감광막을 도포후 식각공정을 통하여 리세스 채널 형성을 위한 제 2의 감광막 패턴을 형성하는 제 5 단계와;상기 제 2의 감광막 패턴을 마스크로 상기 제 2 절연성 물질 및 상기 필드산화막을 순차 식각하여 상기 핀 형상의 채널영역을 드러내는 제 6 단계와;상기 제 2의 감광막 패턴을 마스크로 상기 핀 형상의 채널영역을 식각하여 리세스된 채널영역을 형성하는 제 7 단계와;상기 제 2의 감광막 패턴을 제거하고, 열산화공정으로 상기 리세스된 채널영역 상에 제 1 게이트 절연막을 형성하는 제 8 단계와;상기 기판 전면에 게이트 물질을 증착하고 비등방성으로 식각하여 상기 리세스된 채널영역 양 측벽에 제 1, 2 측벽 게이트를 형성하는 제 9 단계와;상기 각 측벽 게이트 상에 제 2 게이트 절연막을 형성하는 제 10 단계와;상기 기판 전면에 게이트 물질을 증착하고 평탄화시켜 상기 제 2 절연성 물질이 드러나게 한 다음, 상기 드러난 제 2 절연성 물질을 제거하여 컨트롤 게이트를 형성하는 제 11 단계와;상기 기판 전면에 불순물 이온주입을 통하여 상기 컨트롤 게이트에 이웃한 상기 핀 형상의 채널영역 및 상기 소스/드레인 패드에 상기 채널영역의 리세스된 깊이보다 얕은 접합을 갖도록 shallow doping 층을 각각 형성하는 제 12 단계를 포함하여 구성된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법.
- 제 6 항에 있어서,상기 제 10 단계의 상기 제 2 게이트 절연막은 상기 측벽 게이트 사이에 노출된 채널영역 상에도 형성되고,상기 제 10 단계와 상기 제 11 단계 사이에는 절연막의 증착과 비등방성 식각으로 상기 측벽 게이트 사이에 노출된 채널영역 상의 상기 제 2 게이트 절연막의 측벽에 제 3 게이트 절연막 측벽을 형성하는 공정을 더 진행하는 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법.
- 제 6 항에 있어서,상기 하드 마스크용 물질층은 산화막층 및 실리콘계 물질층이 순차적으로 증착된 것이고,상기 제 3 단계의 상기 하드 마스크용 물질층 식각은 상기 실리콘계 물질층 및 상기 산화막층이 순차 식각되고, 상기 믹스엔매치 패턴으로 식각된 상기 산화막층을 하드 마스크로 하여 상기 SOI 기판의 실리콘층을 식각하여 소스/드레인 패드 및 핀 형상의 채널영역을 형성하는 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법.
- 제 8 항에 있어서,상기 실리콘계 물질층은 다결정 실리콘 또는 비정질 실리콘이고,상기 제 1 절연성 물질 및 상기 제 2의 감광막은 HSQ 또는 ZEP이고,상기 제 2 절연성 물질은 질화물(nitride)인 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법.
- 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제 12 단계 이후에 상기 기판 전면에 필드산화막을 더 증착하고 비등방성으로 식각하여 상기 컨트롤게이트 양측에 산화막 측벽을 형성한 다음, 불순물 이온주입을 통하여 상기 소스/드레인 패드에 상기 shallow doping 층보다 깊은 접합을 갖도록 deep doping 층을 형성하는 단계를 더 진행하는 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법.
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