KR20110043295A - 확장된 채널을 갖는 단전자 트랜지스터 및 그 공정방법 - Google Patents
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Abstract
Description
Claims (10)
- SOI 기판의 매몰산화막 상에 리세스된 채널영역을 갖도록 수직하게 파여진 실리콘층과;상기 채널영역 상에 형성된 제 1 게이트 절연막과;상기 제 1 게이트 절연막을 사이에 두고 상기 채널영역의 양측 모서리 면상에 채널방향으로 일정거리 이격되어 형성된 제 1 및 제 2 사이드 게이트와;상기 각 사이드 게이트에 제 2 게이트 절연막를 사이에 두고 상기 매몰산화막 상에 형성된 컨트롤 게이트를 포함하여 구성된 것을 특징으로 하는 확장된 채널 을 갖는 단전자 트랜지스터.
- 제 1 항에 있어서,상기 사이드 게이트 사이 채널영역 상의 상기 제 1 게이트 절연막 상에도 상기 제 2 게이트 절연막이 형성된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터.
- 제 2 항에 있어서,상기 사이드 게이트 사이 채널영역 상의 상기 제 2 게이트 절연막의 양 측벽에 제 3 게이트 절연막이 더 형성된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 실리콘층은 수직한 핀 형상에 상기 리세스된 채널영역을 갖고, 상기 채널영역 양측에 소스/드레인이 형성되되,상기 소스/드레인은 상기 수직한 핀 양측에 형성된 shallow doping 영역으로 연결된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터.
- 제 4 항에 있어서,상기 리세스된 채널영역 양측은 필드산화막으로 둘러싸이고,상기 각 사이드 게이트은 상기 채널영역의 양측 모서리 면상 및 상기 필드산화막과 상기 매몰산화막이 이루는 양측 모서리 면상에 측벽 게이트로 형성된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터.
- SOI 기판 상에 식각률이 서로 다른 하나 이상의 하드 마스크용 물질층을 증착하고, 상기 하드 마스크용 물질층 상부에 제 1 절연성 물질 도포후 미세 패턴을 형성하는 제 1 단계와;상기 기판 전면에 감광막을 도포후 식각공정을 통하여 소스/드레인 및 핀 형상의 채널 형성을 위한 믹스엔매치(mix and match) 패턴을 형성하는 제 2 단계와;상기 믹스엔매치 패턴을 마스크로 상기 하드 마스크용 물질층을 식각하여 하드 마스크를 형성하고, 상기 하드 마스크로 상기 SOI 기판의 실리콘층을 식각하여 소스/드레인 패드 및 핀 형상의 채널영역을 형성하는 제 3 단계와;상기 기판 전면에 필드산화막을 증착하고 평탄화시키는 제 4 단계와;상기 평탄화된 기판 전면에 제 2 절연성 물질을 증착하고, 상기 제 2 절연성 물질 상에 제 2의 감광막을 도포후 식각공정을 통하여 리세스 채널 형성을 위한 제 2의 감광막 패턴을 형성하는 제 5 단계와;상기 제 2의 감광막 패턴을 마스크로 상기 제 2 절연성 물질 및 상기 필드산화막을 순차 식각하여 상기 핀 형상의 채널영역을 드러내는 제 6 단계와;상기 제 2의 감광막 패턴을 마스크로 상기 핀 형상의 채널영역을 식각하여 리세스된 채널영역을 형성하는 제 7 단계와;상기 제 2의 감광막 패턴을 제거하고, 열산화공정으로 상기 리세스된 채널영역 상에 제 1 게이트 절연막을 형성하는 제 8 단계와;상기 기판 전면에 게이트 물질을 증착하고 비등방성으로 식각하여 상기 리세스된 채널영역 양 측벽에 제 1, 2 측벽 게이트를 형성하는 제 9 단계와;상기 각 측벽 게이트 상에 제 2 게이트 절연막을 형성하는 제 10 단계와;상기 기판 전면에 게이트 물질을 증착하고 평탄화시켜 상기 제 2 절연성 물질이 드러나게 한 다음, 상기 드러난 제 2 절연성 물질을 제거하여 컨트롤 게이트를 형성하는 제 11 단계와;상기 기판 전면에 불순물 이온주입을 통하여 상기 컨트롤 게이트에 이웃한 상기 핀 형상의 채널영역 및 상기 소스/드레인 패드에 shallow doping 층을 각각 형성하는 제 12 단계를 포함하여 구성된 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법.
- 제 6 항에 있어서,상기 제 10 단계의 상기 제 2 게이트 절연막은 상기 측벽 게이트 사이에 노출된 채널영역 상에도 형성되고,상기 제 10 단계와 상기 제 11 단계 사이에는 절연막의 증착과 비등방성 식각으로 상기 측벽 게이트 사이에 노출된 채널영역 상의 상기 제 2 게이트 절연막의 측벽에 제 3 게이트 절연막 측벽을 형성하는 공정을 더 진행하는 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법.
- 제 6 항에 있어서,상기 하드 마스크용 물질층은 산화막층 및 실리콘계 물질층이 순차적으로 증착된 것이고,상기 제 3 단계의 상기 하드 마스크용 물질층 식각은 상기 실리콘계 물질층 및 상기 산화막층이 순차 식각되고, 상기 믹스엔매치 패턴으로 식각된 상기 산화막층을 하드 마스크로 하여 상기 SOI 기판의 실리콘층을 식각하여 소스/드레인 패드 및 핀 형상의 채널영역을 형성하는 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법.
- 제 6 항에 있어서,상기 실리콘계 물질층은 다결정 실리콘 또는 비정질 실리콘이고,상기 제 1 절연성 물질 및 상기 제 2의 감광막은 HSQ 또는 ZEP이고,상기 제 2 절연성 물질은 질화물(nitride)인 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법.
- 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제 12 단계 이후에 상기 기판 전면에 필드산화막을 더 층착하고 비등방성으로 식각하여 상기 컨트롤게이트 양측에 산화막 측벽을 형성한 다음, 불순물 이온주입을 통하여 상기 소스/드레인 패드에 deep doping층을 형성하는 단계를 더 진행하는 것을 특징으로 하는 확장된 채널을 갖는 단전자 트랜지스터의 공정방법.
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